JP2007165739A - 電子装置および半導体装置 - Google Patents

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Abstract

【課題】フェースダウン実装された高周波半導体装置および電子装置において、回路部から発生する高周波が基板の裏面で反射することを抑制すること。
【解決手段】本発明は、回路部（１４）が設けられた基板（１０）と、基板（１０）の回路部（１４）が設けられた面と反対の面に設けられた導電膜（１２）と、基板（１０）の回路部（１４）が設けられた面に設けられたフェースダウン実装部（１６）と、を有し、導電膜（１２）の膜厚が、導電膜（１２）のシート抵抗が基板（１０）のインピーダンスの抵抗成分の１／４〜４倍となる膜厚であることを特徴とする半導体装置、および該半導体装置を基板搭載部（２０）に実装した電子装置である。
【選択図】 図２

Description

本発明は、電子装置および半導体装置に関し、特に高周波を扱う電子装置および半導体装置に関する。
近年、マイクロ波やミリ波等の高周波数の電磁波（高周波）は携帯電話をはじめ通信分野において使用されている。さらに、高周波は、例えば車間距離を計測するレーダー等にも用いられている。高周波を扱う電子装置の用いられる半導体装置（高周波半導体装置）においては、その小型化、および信号の損失の抑制のためフェースダウン実装が行われることが多い。フェースダウン実装とは、基板の高周波を扱う回路部が設けられた面（以下、この面を表面、表面の反対の面を裏面という）を、基板搭載部であるパッケージの配線パターンに向け実装する方法である。ここで、回路部とはトランジスタやダイオード等の能動素子、キャパシタ、ダイオード、配線パターン等の受動素子で形成された回路または単体素子の設けられた部である。
高周波数半導体装置においては、回路部で発生した高周波により様々な問題が発生する。特許文献１には、ケースに実装されたマイクロ波集積回路から発生する不要電波を吸収するため、ケース内のマイクロ波集積回路に相対する面に抵抗膜を設けた誘電体基板を設ける技術（従来例１）が開示されている。特許文献２には、アナログ素子に入力するノイズを抑制するために、フェースダウン実装されたアナログ素子の裏面に軟磁性材料からなるシールド層を設ける技術（従来例２）が開示されている。
特開平９−１０２７０５号公報 特開２００５−２１７２２２号公報
高周波半導体装置を有する電子装置においては、回路部で発生した高周波がパッケージ内で反射し反射波として回路部に到達する。特に６０ＧＨｚから８０ＧＨｚの高周波は直進性が高くパッケージ内で反射した反射波が回路部内部の信号と干渉してしまう。フェースダウン実装された基板に設けられた回路部からの高周波は、基板の裏面でも反射する。このため、従来例１のような構成においては、回路部を発射した高周波が基板と空気との界面で反射され回路部に到達することを抑制することはできない。従来例２を用いた場合も基板と軟磁性材料との界面で高周波が反射する。このため、回路部で発生した高周波が反射され回路部に到達することを十分抑制することはできない。また、基板の裏面に数１００μｍの軟磁性材料を形成することが必要であり、製造コストの増大をもたらす。
本発明は、上記課題に鑑みなされたものであり、フェースダウン実装された高周波半導体装置およびそれを有する電子装置において、回路部から発生する高周波が基板の裏面で反射することを抑制することが可能な電子装置および半導体装置を提供することを目的とする。
本発明は、６０ＧＨｚ〜８０ＧＨｚで扱われる回路部が設けられた基板と、該基板の前記回路部が設けられた面と反対の面に直接設けられた導電膜と、前記基板の前記回路部が設けられた面がフェースダウンで実装された基板搭載部と、を具備し、前記基板はＧａＡｓ基板、Ｓｉ基板、ＳｉＣ基板、サファイア基板およびＧａＮ基板のいずれかであり、前記導電膜は、前記基板がＧａＡｓ基板の場合、４ｎｍ〜７０ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜２００ｎｍの膜厚を有するＴａＮ膜および１０ｎｍ〜１６０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、前記基板がＳｉ基板の場合、３ｎｍ〜６５ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜１８０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、前記基板がＳｉＣ基板の場合、３ｎｍ〜６３ｎｍの膜厚を有するＮｉＣｒ膜、７ｎｍ〜１６０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、前記基板がサファイア基板の場合、３ｎｍ〜６３ｎｍの膜厚を有するＮｉＣｒ膜、７ｎｍ〜１６０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、前記基板がＧａＮ基板の場合、３ｎｍ〜６８ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜１８０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであることを特徴とする電子装置である。本発明によれば、フェースダウン実装された高周波電子装置において、基板と導電膜との界面における高周波の反射を抑制することができる。また、導電膜を容易に形成することができ製造コストを抑制することができる。
本発明は、６０ＧＨｚ〜８０ＧＨｚで扱われる回路部が設けられた基板と、該基板の前記回路部が設けられた面と反対の面に直接設けられた導電膜と、前記基板の前記回路部が設けられた面がフェースダウンで実装された基板搭載部と、を具備し、前記導電膜の膜厚が、前記導電膜のシート抵抗が前記基板のインピーダンスの抵抗成分の１／４〜４倍となる膜厚であることを特徴とする電子装置である。本発明によれば、フェースダウン実装された高周波電子装置において、基板と導電膜との界面における高周波の反射を抑制することができる。
上記構成において、前記導電膜は抵抗率が１×１０−６Ωｍ〜２．５×１０−６Ωｍである構成とすることができる。この構成によれば、導電膜の膜厚を製造が容易な膜厚とすることができる。
上記構成において、前記導電膜は前記基板の前記回路部が設けられた面と反対の面の全面に設けられている構成とすることができる。この構成によれば、導電膜が基板の裏面全面に設けられることにより、基板と導電膜との界面における高周波の反射をより抑制することができる。
上記構成において、前記導電膜は前記基板搭載部から電気的に分離されている構成とすることができる。この構成によれば、回路部に付加される容量を抑制することができる。
上記構成において、前記導電膜上は真空または気体である構成とすることができる。
本発明は、６０ＧＨｚ〜８０ＧＨｚで扱われる回路部が設けられた基板と、該基板の前記回路部が設けられた面と反対の面に直接設けられた導電膜と、前記基板の前記回路部が設けられた面に設けられたフェースダウン実装のためのフェースダウン実装部と、を具備し、前記基板はＧａＡｓ基板、Ｓｉ基板、ＳｉＣ基板、サファイア基板およびＧａＮ基板のいずれかであり、前記導電膜は、前記基板がＧａＡｓ基板の場合、４ｎｍ〜７０ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜２００ｎｍの膜厚を有するＴａＮ膜および１０ｎｍ〜１６０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、前記基板がＳｉ基板の場合、３ｎｍ〜６５ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜１８０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、前記基板がＳｉＣ基板の場合、３ｎｍ〜６３ｎｍの膜厚を有するＮｉＣｒ膜、７ｎｍ〜１６０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、前記基板がサファイア基板の場合、３ｎｍ〜６３ｎｍの膜厚を有するＮｉＣｒ膜、７ｎｍ〜１６０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、前記基板がＧａＮ基板の場合、３ｎｍ〜６８ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜１８０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであることを特徴とする半導体装置である。本発明によれば、フェースダウン実装されるべき高周波半導体装置において、基板と導電膜との界面における高周波の反射を抑制することができる。また、導電膜を容易に形成することができ製造コストを抑制することができる。
本発明は、６０ＧＨｚ〜８０ＧＨｚで扱われる回路部が設けられた基板と、該基板の前記回路部が設けられた面と反対の面に直接設けられた導電膜と、前記基板の前記回路部が設けられた面に設けられたフェースダウン実装のためのフェースダウン実装部と、を具備し、前記導電膜の膜厚が、前記導電膜のシート抵抗が前記基板のインピーダンスの抵抗成分の１／４〜４倍となる膜厚であることを特徴とする半導体装置である。本発明によれば、フェースダウン実装されるべき高周波半導体装置において、基板と導電膜との界面における高周波の反射を抑制することができる。
上記構成において、前記導電膜は抵抗率が１×１０−６Ωｍ〜２．５×１０−６Ωｍである構成とすることができる。この構成によれば、導電膜の膜厚を製造が容易な膜厚とすることができる。
上記構成において、前記導電膜は前記基板の前記回路部が設けられた面と反対の面の全面に設けられている構成とすることができる。ことを特徴とする請求項７または８記載の半導体装置。この構成によれば、導電膜が基板の裏面全面に設けられることにより、基板と導電膜との界面における高周波の反射をより抑制することができる。
上記構成において、前記フェースダウン実装部は金属バンプを含む構成とすることができる。
上記構成において、前記導電膜は前記回路部から電気的に分離されている構成とすることができる。この構成によれば、回路部に容量が付加されることを抑制することができる。
本発明によれば、フェースダウン実装された高周波半導体装置およびそれを有する電子装置において、回路部から発生する高周波が基板の裏面で反射することを抑制することが可能な電子装置および半導体装置を提供することができる。
図１はフェースダウンで実装された高周波半導体装置２８を有する電子装置の課題について説明する断面摸式図である。高周波半導体装置２８は、例えばＧａＡｓ基板等の基板１０に回路部１４が設けられている。回路部１４が形成された表面には回路部１４と電気的に接続するフェースダウン実装部である金属バンプ１６が形成されている。高周波半導体装置２８は、基板搭載部であるパッケージ２０に実装されている。パッケージ２０は、配線パターンを有するパッケージ基板２２と、金属等により被覆された筐体２４とを有する。基板１０に設けられた金属バンプ１６はパッケージ基板２２の配線パターン（図示せず）と接続する。基板１０の回路部１４が設けられた面が、パッケージ基板２２に向いてフェースダウンで実装されている。つまり、基板１０はパッケージ２０にフェースダウンで実装されている。また、基板１０とパッケージ基板２２とは金属バンプ１６を用いて接続されている。つまり、基板１０はパッケージ２０にフリップチップ実装されている。パッケージ２０は外部に接続される端子（図示せず）を有しており、配線パターンは前記端子と電気的に接続される。パッケージ２０内は空気または不活性ガス２６が充填されている。
図１に図示した電子装置の基板１０の裏面での反射について説明する。まず、基板１０等の媒体内のインピーダンスは数式１で表される。
Figure 2007165739
 ここで、Ｚは媒体のインピーダンス、ε０は真空中（空気中）の誘電率、μ０は真空中の透磁率、εは比誘電率、μは比透磁率である。
媒体１から媒体２に高周波が伝搬する時の反射率は数式２で表される。
Figure 2007165739
 ここで、Ｓは反射率、ＺＣは媒体１のインピーダンス、ＺＬは媒質２のインピーダンスである。
これを図１の電子装置に当てはめて考える。真空中のインピーダンスの抵抗成分は約３７７Ωである。なお、パッケージ２０内は空気または不活性ガス２６が充填されている。しかし、インピーダンスは真空中、空気中、不活性ガスまたはその他の気体中いずれの場合もほとんど変わらない。このように、パッケージ２０内は真空または気体とすることができるが、真空中のインピーダンスを空気中のインピーダンスとし、パッケージ２０内には空気が充填されているとして以下説明を行う。例えば、基板１０がＧａＡｓ基板とすると、比誘電率は１３．１である。このため、ＧａＡｓ基板のインピーダンスの抵抗成分は１０４Ωとなる。これらを数式２に代入すると、ＧａＡｓ基板から空気中に伝搬する高周波は、基板１０と空気２６との界面で約５０％が反射してしまう。このように、回路部１４を発射した高周波５１のうち約５０％が基板の裏面で反射した高周波５２となり回路部１４に到達する。一方、基板１０と空気２６との界面を透過した高周波５３は、上面の筐体２４でほぼ１００％反射し高周波５４となる。高周波５４の一部は空気２６と基板１０との界面で反射し高周波５６となり、一部は空気２６と基板１０との界面を透過し高周波５５として回路部１４に到達する。このように、回路部１４を発射した高周波５１のうち大部分の高周波５２および５５が回路部１４に反射波として到達してしまう。
このような高周波の反射波の影響を低減させる方法として、従来例１および従来例２以外にも基板１０の裏面に導電膜１２を厚く形成することが考えられる。しかし、導電膜１２を厚く形成することは製造コストの増大を招くという課題がある。そこで、発明者は薄い導電膜で反射波を有効に抑制できないか検討を行った。
図２は検討を行った高周波半導体装置２８を有する電子装置の断面模式図である。図１に対し、基板１０の回路部１４が設けられた面と反対の面（裏面）に導電膜１２が設けられている。その他の構成は図１と同じであり、同じ部材は同じ符号を付し説明を省略する。回路部１４を発射した高周波の基板１０と導電膜１２との界面での反射は、導電膜１２のシート抵抗をインピーダンスとして数式１より求められる。そこで、導電膜１２のシート抵抗が、基板１０のインピーダンスの抵抗成分と同程度となるようにする。そうすると、図２を参照に、回路部１４から発射された高周波６１は、基板１０と導電膜１２との界面ではほとんど反射されない。導電膜１２を通過する高周波６１は導電膜１２で減衰する。導電膜１２と空気２６との界面で反射した高周波６２は、導電膜１２で減衰する。導電膜１２と空気２６との界面を通過した高周波６３は筐体２４で反射し、一部は空気２６と導電膜１２との界面で反射され高周波６６となり、一部は空気２６と導電膜１２との界面を透過し高周波６５となり回路部１４に到達する。このとき高周波６５は導電膜１２により減衰される。このように、回路部１４に到達する高周波６２および６５は導電膜１２を２回通過する。よって、高周波６２および６５は導電膜１２により減衰する。発明者は、図２のような構成により、回路部１４で発生した高周波の反射波が回路部１４に影響することを抑制できるのではないかと考えた。このような原理に基づいた実施例について説明する。
導電膜１２の膜厚は厚すぎると、製造コストが増大する。薄い導電膜１２で有効に反射波を抑制するためには、導電膜１２の抵抗率が重要になる。そこで、抵抗率として、１×１０−６Ωｍ程度の導電性材料として、抵抗率が１．０×１０−６ΩｍのＮｉＣｒ（ニッケルクロム）、抵抗率が２．５×１０−６ΩｍのＴａＮ（窒化タンタル）および抵抗率が２．０×１０−６ΩｍのＩＴＯ（酸化インジウム錫）を選択した。導電膜１２としてＮｉＣｒ膜、ＴａＮ膜またはＩＴＯ膜を用い、基板１０として、比誘電率が１３．１のＧａＡｓ（砒化ガリウム）基板、比誘電率が１０．９のＳｉ（シリコン）基板、比誘電率が１０のＳｉＣ（炭化シリコン）基板、比誘電率が１０のサファイア（Ａｌ２Ｏ３）基板または比誘電率が１２．２のＧａＮ（窒化ガリウム）基板を用いアンプを試作した。
図３（ａ）から図３（ｅ）は、実施例１の１つである、基板１０としてＧａＡｓ基板、導電膜１２としてＮｉＣｒ膜を用いた場合の半導体装置の製造方法を示す断面模式図である。図３（ａ）を参照に、ＧａＡｓ基板１０上に回路部１４として７６ＧＨｚ用のアンプを形成する。回路部１４と電気的に接続する金属バンプ１６を形成する。金属バンプ１６は例えばメッキ法を用いＡｕで形成する。図３（ｂ）を参照に、基板１０の裏面を例えば研磨法を用い研磨する。基板１０の裏面に導電膜１２としてスパッタ法または蒸着法を用いＮｉＣｒ膜を形成する。図３（ｃ）を参照に、基板１０および導電膜１２をダイシング法を用い切断し、高周波半導体装置２８であるチップを形成する。高周波半導体装置２８においては、導電膜１２は回路部１４から電気的に分離されている。これにより、導電膜１２は電気的に浮遊状態となり、回路部１４に容量が付加されることを抑制することができる。
図３（ｄ）を参照に、チップ化した高周波半導体装置２８をパッケージ基板２２にフェースダウン実装する。このとき、金属バンプ１６がパッケージ基板２２の配線パターンに電気的に接続するように実装する。図３（ｅ）を参照に、パッケージ基板２２にパッケージの筐体２４を固着する。このとき、パッケージ２０には空気または不活性ガス２６が充填される。特に、不活性ガスを充填することにより高周波半導体装置２８の酸化等を抑制することができる。導電膜１２はパッケージ２０には接続していない。つまり、導電膜１２はパッケージ２０から電気的に分離されている。これにより、導電膜１２は電気的に浮遊状態となり、回路部１４に付加される容量を抑制することができる。さらに、パッケージ２０のグランドから電気的に分離されている。これにより、回路部１４に付加される容量をより抑制することができる。以上により、基板１０としてＧａＡｓ基板、導電膜１２としてＮｉＣｒ膜を用いた実施例１に係る電子装置が完成する。
ＧａＡｓ基板およびＮｉＣｒ膜を用いた電子装置を用い、導電膜１２であるＮｉＣｒ膜の膜厚を変え、７６ＧＨｚのアイソレーション特性を測定した。アイソレーション特性は、アンプに７６ＧＨｚの入力信号を入力しアンプに電源電圧を供給した場合としない場合の出力信号の電力比で表される。アイソレーション特性の測定にはベクトルネットワークアナライザを用いた。回路部１４から発射した高周波の反射が大きいと、アンプに電力を供給しない場合も入力信号の反射波が出力信号として出力する。よって、アイソレーション特性は悪化する。
図４（ａ）は導電膜１２の膜厚に対するアイソレーション特性を示す図である。ポイントは測定値を、曲線は測定値をフィッティングした曲線を示している。図４（ａ）を参照に、実施例１に係る電子装置のアイソレーション特性は、導電膜１２の膜厚が約１８ｎｍのときが最も良好であり、導電膜１２の膜厚が厚くとも薄くともアイソレーション特性は劣化する。アイソレーション特性が最も良くなる導電膜１２の膜厚は、先に述べた導電膜１２のシート抵抗が基板１０のインピーダンスの抵抗成分と一致する場合と考えられる。導電膜１２の膜厚が厚くなるとアイソレーション特性は約−４０ｄＢｍでほぼ一定となる。このように、アイソレーション特性が−４０ｄＢｍ以下となる導電膜１２の膜厚は、高周波の反射波を抑制する効果のある膜厚といえる。これより、高周波の反射波を抑制するためには、ＧａＡｓ基板の裏面に設けた導電膜１２の膜厚を４ｎｍ〜７０ｎｍとすることが好ましい。さらに、アイソレーション特性を−５０ｄＢｍ以下とするためには、導電膜１２の膜厚は６〜３６ｎｍであることが好ましい。言い換えれば、導電膜１２の膜厚は、導電膜１２のシート抵抗が基板の１０のインピーダンスの抵抗成分と一致する膜厚の１／４〜４倍であることが好ましく、１／３〜２倍であることがより好ましい。
図５は、増幅器に入力する入力信号を６０ＧＨｚ、８０ＧＨｚとし、図４（ａ）と同様のアイソレ−ション特性を測定した結果である。図５を参照に、入力信号の周波数が変わってもアイソレーション特性は変わっていない。高周波の反射波を抑制する導電膜１２の膜厚には周波数依存性がほとんどないことがわかる。このように、回路部１４が６０ＧＨｚ〜８０ＧＨｚの高周波を扱う回路を有する場合、基板と導電膜１２との界面における高周波の反射を抑制することができる。
図６はＧａＡｓ基板およびＮｉＣｒ膜を用いた実施例１のアンプを用いた７６ＧＨｚの車両レーダーのブロック図である。発振器３０で発生した７６ＧＨｚの信号は送信アンプ３６において増幅され、送信アンテナ３８より７６ＧＨｚの高周波として出射される。出射された高周波は例えば車両４２で反射し、受信アンテナ４０に入射する。受信信号は受信アンプ３４で増幅され、ミキサー３２で中間周波数に変換される。
上記レーダーシステムにおいては、出射した高周波に非常に近い周波数の微小な高周波を検出し増幅している。このため、回路部１４がレーダーシステムに用いられる高周波を扱う回路を有する場合、回路部１４より発射した高周波がパッケージ内で反射して回路部１４に到達すると、例えば車両４２で反射された高周波との区別がつかず誤動作の原因となってしまう。よって、このような回路に本実施例を適用することにより、このような誤動作を抑制することができる。特に、図６のように、送信アンプ３６、受信アンプ３４が１つのＭＭＩＣ３１として１つのＧａＡｓ基板に形成された場合、つまり、回路部１４がレーダーシステムの送信アンプと受信アンプとを有する場合、送信アンプ３６で発生した高周波がパッケージ内で反射し受信アンプ３４に到達してしまう。これにより、より誤動作が生じやすくなる。よって、本実施例を適用することにより、誤動作を抑制することができる。
同様に、ＧａＡｓ基板、Ｓｉ基板、ＳｉＣ基板、サファイア基板またはＧａＮ基板にＮｉＣｒ膜、ＴａＮ膜またはＩＴＯ膜を設けたアンプのアイソレーション特性を測定した。なお、ＧａＡｓ基板およびＮｉＣｒ膜を設けたアンプ以外も図５と同様にアイソレーション特性の入力信号の周波数依存はほとんどないものと考えられる。そこで、ＧａＡｓ基板に形成したアンプは入力信号として７６ＧＨｚ、その他の基板に形成されたアンプは、入力信号を２ＧＨｚとしてアイソレーションを測定した。
図４（ｂ）、図４（ｃ）、図７（ａ）および図７（ｂ）はそれぞれＮｉＣｒ膜をＳｉ基板、ＳｉＣ基板、サファイア基板およびＧａＮ基板に設けたときのアンプのアイソレーション特性である。それぞれの図よりアイソレーション特性が−４０ｄＢｍ以下となるＮｉＣｒ膜の膜厚は、Ｓｉ基板で３〜６５ｎｍ、ＳｉＣ基板で３〜６３ｎｍ、サファイア基板で３〜６３ｎｍ、ＧａＮ基板で３〜６８ｎｍである。
図８（ａ），図８（ｂ）、図８（ｃ）、図９（ａ）および図９（ｂ）はそれぞれＴａＮ膜をＧａＡｓ基板、Ｓｉ基板、ＳｉＣ基板、サファイア基板およびＧａＮ基板に設けたときのアンプのアイソレーション特性である。それぞれの図よりアイソレーション特性が−４０ｄＢｍ以下となるＴａＮ膜の膜厚は、ＧａＡｓ基板で１０〜２００ｎｍ、Ｓｉ基板で１０〜１８０ｎｍ、ＳｉＣ基板で７〜１６０ｎｍ、サファイア基板で７〜１６０ｎｍ、ＧａＮ基板で１０〜１８０ｎｍである。
図１０（ａ），図１０（ｂ）、図１０（ｃ）、図１１（ａ）および図１１（ｂ）はそれぞれＩＴＯ膜をＧａＡｓ基板、Ｓｉ基板、ＳｉＣ基板、サファイア基板およびＧａＮ基板に設けたときのアンプのアイソレーション特性である。それぞれの図よりアイソレーション特性が−４０ｄＢｍ以下となるＩＴＯ膜の膜厚は、ＧａＡｓ基板で１０〜１６０ｎｍ、Ｓｉ基板で５〜１４０ｎｍ、ＳｉＣ基板で５〜１４０ｎｍ、サファイア基板で５〜１４０ｎｍ、ＧａＮ基板で５〜１４０ｎｍである。
以上のように、基板１０としてＧａＡｓ基板、導電膜１２としてＮｉＣｒ膜以外の膜を使用した場合も、導電膜１２の膜厚を、導電膜１２のシート抵抗が基板１０のインピーダンスの抵抗成分と一致する膜厚の１／４〜４倍とすることにより、回路部１４から発射した高周波の反射波を抑制することができる。導電膜１２の膜厚は、１／３〜２倍であることがより好ましい。さらに、導電膜１２を抵抗率が１×１０−６Ωｍ〜２．５×−６Ωｍの導電性材料とすることにより、導電膜１２の膜厚を３〜２００ｎｍとすることができる。これにより、導電膜１２の剥離や製造コストの増大、膜厚の制御の困難性を抑制するこができる。
導電膜１２は、基板１０の裏面の少なくとも一部に設けられることによりその効果を奏するが、基板１０の裏面の全面に設けられることにより基板１０と導電膜１２との界面の反射をより確実に抑制することができる。また、導電膜１２は基板１０に直接設けられることにより、基板１０と導電膜１２との界面の反射をより抑制することができる。
基板搭載部としてパッケージ基板２２と筐体２４からなるパッケージ２０の例を説明したが、基板１０が搭載される機能を有していれば良い。例えばマザーボードのように、多層配線基板であってもよい。フェースダウン実装部として金属バンプ１６の例を説明したが、フェースダウン実装のための機能を有していれば良い。
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１はフェースダウンで実装された高周波半導体装置の課題について説明する断面摸式図である。 図２は本発明の原理を説明するための図であり、実施例１の断面模式図である。 図３は実施例１に係る半導体装置の製造工程を示す断面図である。 図４（ａ）、図４（ｂ）および図４（ｃ）はそれぞれＧａＡｓ基板、Ｓｉ基板およびＳｉＣ基板にＮｉＣｒ膜を設けた場合のアンプのアイソレーション特性である。 図５はＧａＡｓ基板にＮｉＣｒ膜を設けた場合のアンプの各周波数でのアイソレーション特性である。 図６はＧａＡｓ基板にＮｉＣｒ膜を設けたアンプを用いた車両レーダーのブロック図である。 図７（ａ）および図７（ｂ）はそれぞれサファイア基板およびＧａＮ基板にＮｉＣｒ膜を設けた場合のアンプのアイソレーション特性である。 図８（ａ）、図８（ｂ）および図８（ｃ）はそれぞれＧａＡｓ基板、Ｓｉ基板およびＳｉＣ基板にＴａＮ膜を設けた場合のアンプのアイソレーション特性である。 図９（ａ）および図９（ｂ）はそれぞれサファイア基板、ＧａＮ基板にＴａＮ膜を設けた場合のアンプのアイソレーション特性である。 図１０（ａ）、図１０（ｂ）および図１０（ｃ）はそれぞれＧａＡｓ基板、Ｓｉ基板およびＳｉＣ基板にＩＴＯ膜を設けた場合のアンプのアイソレーション特性である。 図１１（ａ）および図１１（ｂ）はそれぞれサファイア基板およびＧａＮ基板にＩＴＯ膜を設けた場合のアンプのアイソレーション特性である。
符号の説明
１０ 基板
１２ 導電膜
１４ 回路部
１６ 金属バンプ
２０ パッケージ
２２ パッケージ基板
２４ 筐体
２６ 空気または不活性ガス
２８ 高周波半導体装置

Claims (12)

  1. ６０ＧＨｚ〜８０ＧＨｚで扱われる回路部が設けられた基板と、
    該基板の前記回路部が設けられた面と反対の面に直接設けられた導電膜と、
    前記基板の前記回路部が設けられた面がフェースダウンで実装された基板搭載部と、を具備し、
    前記基板はＧａＡｓ基板、Ｓｉ基板、ＳｉＣ基板、サファイア基板およびＧａＮ基板のいずれかであり、
    前記導電膜は、前記基板がＧａＡｓ基板の場合、４ｎｍ〜７０ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜２００ｎｍの膜厚を有するＴａＮ膜および１０ｎｍ〜１６０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、
    前記基板がＳｉ基板の場合、３ｎｍ〜６５ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜１８０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、
    前記基板がＳｉＣ基板の場合、３ｎｍ〜６３ｎｍの膜厚を有するＮｉＣｒ膜、７ｎｍ〜１６０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、
    前記基板がサファイア基板の場合、３ｎｍ〜６３ｎｍの膜厚を有するＮｉＣｒ膜、７ｎｍ〜１６０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、
    前記基板がＧａＮ基板の場合、３ｎｍ〜６８ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜１８０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであることを特徴とする電子装置。
  2. ６０ＧＨｚ〜８０ＧＨｚで扱われる回路部が設けられた基板と、
    該基板の前記回路部が設けられた面と反対の面に直接設けられた導電膜と、
    前記基板の前記回路部が設けられた面がフェースダウンで実装された基板搭載部と、を具備し、
    前記導電膜の膜厚が、前記導電膜のシート抵抗が前記基板のインピーダンスの抵抗成分の１／４〜４倍となる膜厚であることを特徴とする電子装置。
  3. 前記導電膜は抵抗率が１×１０−６Ωｍ〜２．５×１０−６Ωｍであることを特徴とする請求項１または２記載の電子装置。
  4. 前記導電膜は前記基板の前記回路部が設けられた面と反対の面の全面に設けられていることを特徴とする請求項１または２記載の電子装置。
  5. 前記導電膜は前記基板搭載部から電気的に分離されていることを特徴とする請求項１または２記載の電子装置。
  6. 前記導電膜上は真空または気体であることを特徴とする請求項１または２記載の電子装置。
  7. ６０ＧＨｚ〜８０ＧＨｚで扱われる回路部が設けられた基板と、
    該基板の前記回路部が設けられた面と反対の面に直接設けられた導電膜と、
    前記基板の前記回路部が設けられた面に設けられたフェースダウン実装のためのフェースダウン実装部と、を具備し、
    前記基板はＧａＡｓ基板、Ｓｉ基板、ＳｉＣ基板、サファイア基板およびＧａＮ基板のいずれかであり、
    前記導電膜は、前記基板がＧａＡｓ基板の場合、４ｎｍ〜７０ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜２００ｎｍの膜厚を有するＴａＮ膜および１０ｎｍ〜１６０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、
    前記基板がＳｉ基板の場合、３ｎｍ〜６５ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜１８０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、
    前記基板がＳｉＣ基板の場合、３ｎｍ〜６３ｎｍの膜厚を有するＮｉＣｒ膜、７ｎｍ〜１６０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、
    前記基板がサファイア基板の場合、３ｎｍ〜６３ｎｍの膜厚を有するＮｉＣｒ膜、７ｎｍ〜１６０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであり、
    前記基板がＧａＮ基板の場合、３ｎｍ〜６８ｎｍの膜厚を有するＮｉＣｒ膜、１０ｎｍ〜１８０ｎｍの膜厚を有するＴａＮ膜および５ｎｍ〜１４０ｎｍの膜厚を有するＩＴＯ膜のいずれかであることを特徴とする半導体装置。
  8. ６０ＧＨｚ〜８０ＧＨｚで扱われる回路部が設けられた基板と、
    該基板の前記回路部が設けられた面と反対の面に直接設けられた導電膜と、
    前記基板の前記回路部が設けられた面に設けられたフェースダウン実装のためのフェースダウン実装部と、を具備し、
    前記導電膜の膜厚が、前記導電膜のシート抵抗が前記基板のインピーダンスの抵抗成分の１／４〜４倍となる膜厚であることを特徴とする半導体装置。
  9. 前記導電膜は抵抗率が１×１０−６Ωｍ〜２．５×１０−６Ωｍであることを特徴とする請求項７または８記載の半導体装置。
  10. 前記導電膜は前記基板の前記回路部が設けられた面と反対の面の全面に設けられていることを特徴とする請求項７または８記載の半導体装置。
  11. 前記フェースダウン実装部は金属バンプを含むことを特徴とする請求項７または８記載の半導体装置。
  12. 前記導電膜は前記回路部から電気的に分離されていることを特徴とする請求項７または８記載の半導体装置。
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