JP2006173595A - 半導体集積回路装置及びそれを用いた車載レーダシステム - Google Patents

半導体集積回路装置及びそれを用いた車載レーダシステム Download PDF

Info

Publication number
JP2006173595A
JP2006173595A JP2005336104A JP2005336104A JP2006173595A JP 2006173595 A JP2006173595 A JP 2006173595A JP 2005336104 A JP2005336104 A JP 2005336104A JP 2005336104 A JP2005336104 A JP 2005336104A JP 2006173595 A JP2006173595 A JP 2006173595A
Authority
JP
Japan
Prior art keywords
dielectric film
substrate
integrated circuit
semiconductor integrated
gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005336104A
Other languages
English (en)
Inventor
Masaaki Nishijima
将明 西嶋
Daisuke Ueda
大助 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005336104A priority Critical patent/JP2006173595A/ja
Publication of JP2006173595A publication Critical patent/JP2006173595A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】能動回路と受動回路とを含む半導体集積回路装置において、チップ面積を縮小可能としながら、高周波損失を低減し且つ段差による配線切れを防止できるようにする。
【解決手段】半導体集積回路装置（ＭＭＩＣ）は、サファイアからなる基板１１上の一部の領域に形成されたIII-Ｖ族窒化物半導体層１５からなるＨＦＥＴ１９と、基板１１の上に、III-Ｖ族窒化物半導体層１５の上面、側面及び上端の角部を覆うように形成された誘電体膜２０とを有している。基板１１の上には、誘電体膜２０を介在させて形成されたマイクロストリップ線路２５ａと、誘電体膜２０の上に形成され、ＨＦＥＴ１９とマイクロストリップ線路２５ａとを電気的に接続するドレイン引き出し配線２５とを有している。
【選択図】図１

Description

本発明は、半導体集積回路装置及びそれを用いた車載レーダシステムに関し、特に、能動回路と受動回路とをモノリシックに集積化したＭＭＩＣ（Monolithic Microwave Integratd Circuit）型の半導体集積回路装置に関する。
携帯電話に代表される移動体通信システム又は車載レーダシステムに使用される高周波部品には、高性能化と共に小型化が求められる。
これまで、主として高出力特性、低雑音特性及び高利得特性を有する電子デバイスとして、ヒ化ガリウム（ＧａＡｓ）を用いた電界効果トランジスタ（Field Effect Transistor:ＦＥＴ）又はヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor:ＨＦＥＴ）が用いられている。
近年、ＧａＡｓを用いたデバイスと比べ、高出力動作、高周波動作及び高温動作が期待できる新たな材料として、窒化ガリウム（ＧａＮ）が注目されている。ＧａＮはバンドギャップが３．３９ｅＶと大きく、ＧａＡｓと比べて絶縁破壊電圧が約一桁大きくなることから、電子飽和ドリフト速度が大きくなる。M.Asif KhanらがＡｌＧａＮ／ＧａＮ系の化合物半導体を用いた電子デバイスを実現して以来、ＧａＮ系デバイスの開発が進められている（非特許文献１を参照。）。
上記のような特徴から、ＧａＮ系デバイスは、無線通信システム又はレーダシステムの高周波フロントエンド部を構成する基本デバイスとして有望である。また、前述したように、バンドギャップが大きいＧａＮを用いるＧａＮ系デバイスは高い耐圧特性を示す。これにより、受信回路を構成するＧａＮ系の低雑音デバイスは、通常、外部からのサージに対して必要とされる入力側の保護回路が不要となって、保護回路の挿入損失を低減できるため、雑音指数（Noise Figure）を下げることができる。また、入力信号の増大と共に出力側に発生する妨害波のレベルについても、妨害波が発生しない程度に入力電力を高く設定することができるため、低歪みであるという特徴をも併せ持つ。
送信回路を構成するＧａＮ系の高出力デバイスは、高い飽和出力電力を有し、入力電力に対する入出力特性の線形性が高い。周波数変換器として用いられるミキサ又は信号切替として用いられるスイッチに対しても、上記のような特徴から、低損失で低歪みであるという特徴を持つ。
このように、ＧａＮ系デバイスは、微弱な入力信号に対する感度が高く、且つ、高い入力電力に対しても低歪みであり、広いダイナミックレンジを持つ信号を扱うことができる有用なデバイスである。
ところで、ＧａＮからなるIII-Ｖ族窒化物半導体層は、サファイア（単結晶Ａｌ2ＭＯＶＰＥ）法等の気相成長（ＶＰＥ）法又は分子線エピタキシャル（ＭＢＥ）法によりエピタキシャル成長される。
以下、従来のＧａＮ系デバイスについて説明する。
ＧａＮ系デバイスにおいては、インダクタ又はキャパシタ等の受動回路を、トランジスタ等の能動素子の周辺部に位置する導電層を絶縁性とした素子分離領域上に形成したり、該素子分離領域上に窒化シリコン（ＳｉＮ）等からなる誘電体膜を介在させて形成したりする場合が一般的である（例えば、非特許文献１を参照。）。
さらに、第１の従来例として、図７に示すように、ＧａＮ系のトランジスタ等の能動素子、インダクタ、キャパシタ、抵抗素子若しくは分布定数回路により構成される整合回路又はバイアス回路等の受動回路を１つの基板上に集積化するモノリシックマイクロ波集積回路（以下、ＭＭＩＣと略す。）においては、絶縁性を有する例えばサファイア基板１０１の上にイオン注入法等により形成され絶縁化された化合物層からなる素子分離領域１１０を介在させる構成を採る。
具体的には、従来のＧａＮ系デバイスは、ＭＯＶＰＥ法により、サファイア基板１０１の主面上に、アンドープＡｌＮからなるバッファ（緩衝）層１０２、アンドープＧａＮからなるチャネル層１０３及びｎ型ＡｌＧａＮからなるキャリア供給層１０４により構成されたＧａＮ系半導体層１０５に形成されている。ＧａＮ系半導体層１０５の上には、ゲート電極１０６とその両側方にソース電極１０７及びドレイン電極１０８とがそれぞれ形成されて、ＨＦＥＴ１０９が構成されている。
ＧａＮ系半導体層１０５のドレイン電極１０８側には、例えばボロン（Ｂ）がイオン注入されてなる素子分離領域１１０が形成されており、該素子分離領域１１０を含むＧａＮ系半導体層１０５の上には、ゲート電極１０６、ソース電極１０７及びドレイン電極１０８を覆うように、例えば窒化シリコンからなる絶縁膜１１１が形成されている。
また、サファイア基板１０１のＧａＮ系半導体層１０５と反対側の面（裏面）上には、その全面に導電膜１１２が形成されている。
絶縁膜１１１の上には、一端が第１のスルーホール１１３を介してソース電極１０７と接続され、他端が第２のスルーホール１１４を介して導電膜１１２と接続された配線１１５と、一端が第３のスルーホール１１６を介してドレイン電極１０８と接続されたマイクロストリップ線路１１７が形成されている。ここで、マイクロストリップ線路１１７は裏面に設けた導電膜１１２が接地線となる。また、第１のスルーホール１１３及び第３のスルーホール１１６は絶縁膜１１１を貫通し、第２のスルーホール１１４は絶縁膜１１１、ＧａＮ系半導体層１０５及びサファイ基板１０１を貫通している。
図８は、第２の従来例であって、サファイア基板１上に設けられたトランジスタ部５ａ、キャパシタ部５ｂ及びアンテナパターンと、これらを接続する配線４とを備えたＧａＡｓ系のＭＭＩＣを示している（特許文献１を参照。）。ここでは、アンテナパターン及び配線４の少なくとも一方は酸化物高温超伝導体によって形成されている。また、トランジスタ部５ａ及びキャパシタ部５ｂは、各側面が部分的に酸化シリコン６により覆われると共に、超伝導体でない通常の配線がサファイア基板１の主面から導電層であるｎ型ＧａＡｓ層３ｂの上面に跨って形成されている。
M.Asif Khan, "High electron mobility transistor based on a GaN-AlxGa1-xN heterojunction（Appl．Phys．Lett.,63(9), 30（1993），1214-1215） 特開平５−２４３８４３号公報
しかしながら、図７に示す第１の従来例であって、受動回路に例えばマイクロストリップ線路１１７を用いたＧａＮ系のＭＭＩＣは、ＧａＮ系半導体層１０５をイオン注入により絶縁化して素子分離領域１１０を形成する際に、サファイア基板１０１の上部に近接する領域にまで一様に高抵抗化することが難しい。従って、一様に高抵抗化されていない素子分離領域１１０の上側に受動回路を形成する場合は、絶縁性が一様な絶縁性基板と比べて、高周波損失が増大するという問題がある。さらに、高周波特性を決定する基板の絶縁性が一様でない場合にその基板の誘電率は、一様な絶縁性基板と比べて低下するため、該基板の誘電率が低下することにより、所望の電気長を実現するために必要なマイクロストリップ線路１１７の物理長が長くなる。これにより、ＭＭＩＣのチップ面積が増大してしまい、チップの小型化を図る際の障害となる。また、チップ面積の増大はコストアップの要因となる。
また、図８に示す第２の従来例に係るＧａＡｓ系のＭＭＩＣは、配線が導電層（シリコン層３ａ、ｎ型ＧａＡｓ層３ｂ）の上に接して形成されていることから、高周波伝送線路としての配線に、導電層による誘電損失及びインピーダンスの不整合に起因する高周波損失が生じるという問題がある。
さらに、配線が導電層の上面及び側面に直接に形成されているため、配線の形成時に配線が導電層の角部（段差部）において途切れてしまう配線切れ（段切れ）が生じ易いという問題もある。
本発明は、前記従来の問題に鑑み、能動回路と受動回路とを含む半導体集積回路装置において、チップ面積を縮小可能としながら、高周波損失を低減し且つ段差による配線切れを防止できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体集積回路装置を、絶縁性基板上の一部に形成された能動回路を構成する窒化物半導体層の上面、側面及び上端角部をも誘電体膜により覆う構成とする。
具体的に、本発明に係る半導体集積回路装置は、絶縁性を有する基板と、基板上の一部の領域に形成されたIII-Ｖ族窒化物半導体層を含む能動回路と、基板の上にIII-Ｖ族窒化物半導体層の上面、側面及び上端の角部を覆うように形成された誘電体膜と、基板の上に誘電体膜を介在させて形成された受動回路と、誘電体膜の上に形成され能動回路と受動回路とを電気的に接続する第１の配線とを備えていることを特徴とする。
本発明の半導体集積回路装置によると、能動回路を構成するIII-Ｖ族窒化物半導体層は、絶縁性基板上の一部の領域に形成されているため、導電性を有する窒化物半導体層に素子分離領域を形成する必要がなくなる。従って、例えばイオン注入により素子分離領域を形成する際の高抵抗化のばらつきが生じることもなく且つチップを小型化することができる。また、受動回路が基板の上に誘電体膜を介在させて形成されているため、配線による高周波信号の損失を抑えることができる。その上、第１の配線は、III-Ｖ族窒化物半導体層の上面、側面及び上端の角部を覆うように形成された誘電体膜の上に形成されているため、配線切れを防止することができる。
本発明の半導体集積回路装置において、誘電体膜はスピンコート膜であることが好ましい。このようにすると、誘電体膜を半導体層の上端の角部にも確実に形成することができる。
この場合に、スピンコート膜はベンゾシクロブテン（benzocyclobutene：ＢＣＢ）、酸化シリコン、窒化シリコン又は窒化酸化シリコンからなることが好ましい。
また、本発明の半導体集積回路装置において、誘電体膜は酸化シリコン又は窒化シリコンからなることが好ましい。
本発明の半導体集積回路装置は、基板における受動回路の反対側の面上に形成された導電膜と、基板を貫通して設けられ受動回路と導電膜とを電気的に接続する第２の配線とをさらに備えていることが好ましい。このようにすると、第２の配線を介して受動回路と裏面の導電膜とが導通するため、配線による寄生インダクタンスを極力抑えることができる。
本発明の半導体集積回路装置は、誘電体膜の上に設けられ、受動回路と電気的に接続されたバンプをさらに備えていることが好ましい。このようにすると、実装用のマウント部材上に、能動回路及び受動回路を対向させる、いわゆるフリップチップ実装が可能となるため、ワイヤボンディングによる電気的接続が不要となるので、チップの小型化を図れると共に、ボンディングワイヤによる高周波損失を低減できる。
本発明の半導体集積回路装置において、受動回路はキャパシタ、インダクタ又は抵抗素子であることが好ましい。
本発明の半導体集積回路装置において、受動回路はマイクロストリップ線路又はコプレーナ型線路であることが好ましい。
本発明の半導体集積回路装置において、基板はサファイア、炭化シリコン、窒化ガリウム又は高抵抗シリコンからなることが好ましい。
また、車載レーダシステムは、本発明の半導体集積回路装置を高周波フロントエンド部に用いたことを特徴とする。
本発明に係る半導体集積回路は、能動回路と受動回路とを集積化した半導体集積回路において、チップの小型化を可能としながら高周波損失が低減され、且つ配線の段差による配線切れを防止することができる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体集積回路装置であって、（ａ）は能動回路としてのＧａＮ系ＨＦＥＴと受動回路としてのマイクロストリップ線路とを含むマイクロ波帯又はミリ波帯ＭＭＩＣの平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。ここでは、ＭＭＩＣの構成を製造方法と共に説明する。
まず、ＭＯＶＰＥ法により、絶縁性を有する例えばサファイアからなる基板１１の主面上に、厚さが０．５μｍのアンドープの窒化アルミニウム（ＡｌＮ）からなるバッファ（緩衝）層１２、厚さが３μｍのアンドープの窒化ガリウム（ＧａＮ）からなるチャネル（キャリア走行）層１３及び厚さが２５ｎｍのｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）からなるキャリア供給層１４を順次成長させて、バッファ層１２、チャネル層１３及びキャリア供給層１４からなるIII-Ｖ族窒化物半導体層（以下、ＧａＮ系半導体層と称す。）１５を形成する。
次に、ＧａＮ系半導体層１５上におけるＨＦＥＴ形成領域に、例えば下から順次形成されたチタン（Ｔｉ）と金（Ａｕ）との積層体からなり、ＧａＮ系半導体層１５とショットキ接触するゲート電極１６を選択的に形成する。
次に、ゲート電極１６の両側方に、例えば金（Ａｕ）、ゲルマニウム（Ｇｅ）及びニッケル（Ｎｉ）を含む合金からなるオーミック性のソース電極１７及びドレイン電極１８を選択的に形成する。これにより、基板１１上には、ＧａＮ系半導体層１５、ゲート電極１６、ソース電極１７及びドレイン電極１８からなるＨＦＥＴ１９が形成される。ＨＦＥＴ１９は、チャネル層１３とキャリア供給層１４とのヘテロ接合界面、具体的にはチャネル層１３におけるキャリア供給層１４との界面近傍に２次元電子ガス（２ＤＥＧ）層が形成され、電子は該２ＤＥＧ層に閉じ込められた状態で高速に移動することにより動作する。なお、ゲート電極１６、ソース電極１７及びドレイン電極１８は、各電極形成領域を開口するレジストパターンを形成し、その後、スパッタ法又は金属蒸着法等によりレジストパターンの上に金属膜を堆積した後、該レジストパターンを除去する、いわゆるリフトオフ法を用いて形成することができる。また、ゲート電極１６とソース電極１７及びドレイン電極１８との形成順序は、この順序に限られないが、マスクの位置合わせの容易さから、ゲート電極１６をソース電極１７等よりも先に形成する方が好ましい。
次に、ＧａＮ系半導体層１５におけるＨＦＥＴ形成領域をマスクして、その周辺部をエッチングにより除去する。ここで、ＧａＮ系半導体層１５に対してドライエッチングを行なう場合には、エッチングガスには例えば塩素（Ｃｌ2 ）を主成分とするガスを用いる。このとき、ＧａＮ系半導体層１５のエッチングされた各側面（端面）は露出している。このように、ＧａＮ系半導体層１５の側面が露出した状態で、ＨＦＥＴと受動回路（マイクロストリップ線路）とを接続する配線を形成すると、該配線とＧａＮ系半導体層１５の側面とが接触してしまう。この側面には、導電性を有するキャリア供給層１４が含まれており、高周波信号を伝送する配線が導電性領域であるキャリア供給層１４と接触している状態は好ましくない。すなわち、導電性領域と高周波伝送線路としての配線とが接触すると、該配線に高周波損失及びインピーダンスの不整合が生じてしまう。
そこで、次に、第１の実施形態においては、基板１１の上に、ソース電極１７及びドレイン電極１８を含めＧａＮ系半導体層１５上の上面、側面及び上端の角部を覆うように、例えば、酸化シリコン（ＳｉＯ2 ）、ベンゾシクロブテン（ＢＣＢ）、窒化シリコン（Ｓｉ3Ｎ4）又は窒化酸化シリコン（ＳｉＯＮ）からなる誘電体膜２０を形成する。ここで、誘電体膜２０の膜厚は、０．５μｍ以上且つ３μｍ以下が好ましい。酸化シリコン、窒化シリコン及び窒化酸化シリコンは、化学的気相堆積（Chemical Vapor Deposition：ＣＶＤ）法により形成できる。また、ベンゾシクロブテンは液状であり、回転塗布（スピンコーティング）法を用いる。さらには、酸化シリコン、窒化シリコン及び窒化酸化シリコンにおいても液状の材料、例えばＳＯＧ（スピンオングラス）を用いる場合には、回転塗布法を用いることが好ましい。
ところで、本実施形態においては、ＧａＮ系半導体層１５を島状（メサ状）に形成する際に、ドライエッチング法によりエッチングされたＧａＮ系半導体層１５の側面が基板１１の主面に対してほぼ垂直となることを前提としている。但し、エッチング条件によっては島状のＧａＮ系半導体層１５の上部が下部よりも小さい順テーパ状とすることも可能である。このように、ＧａＮ系半導体層１５の側面を順テーパ状に形成する場合には、誘電体膜２０に酸化シリコン、窒化シリコン又は窒化酸化シリコンを用いたとしても、必ずしも回転塗布法を用いる必要はなく、ＣＶＤ法等でも所望の誘電体膜２０を容易に形成することができる。
図２（ａ）及び（ｂ）に、誘電体膜２０におけるＧａＮ系半導体層１５の上端の角部（段差部）付近の拡大図を示す。図２（ａ）はＣＶＤ法により誘電体膜２０を成膜した場合を示し、図２（ｂ）はスピンコーティング法により誘電体膜２０を成膜した場合を示している。図２（ａ）に示すように、ＣＶＤ法を用いた場合は、誘電体膜２０におけるＧａＮ系半導体層１５の上端の角部Ａの上の膜厚が他の部分よりも薄くなり易く、これにより、誘電体膜２０の上に形成される配線（ドレイン引き出し配線）２５の角部Ａにおける厚さも薄くなって、該角部Ａにおいて配線切れが生じるおそれがある。さらに、誘電体膜２０の膜厚が局所的に変化することにより、配線２５を介して伝送される高周波信号に対してインピーダンスにずれが生じたり、高周波成分の漏れが生じたりする。その結果、高周波信号の伝送損失が増大することにもなる。これに対し、図２（ｂ）に示すように、回転塗布法を用いた場合は、誘電体膜２０におけるＧａＮ系半導体層１５の上端の角部Ａ付近の膜厚が他の部分とほぼ同等となるため、角部Ａにおける配線切れや、高周波信号の伝送損失を防止することができる。
次に、形成された誘電体膜２０におけるソース電極１７及びドレイン電極１８の上に各ソース電極１７及びドレイン電極１８をそれぞれ露出する第１のスルーホール２１及び第２のスルーホール２２を形成する。さらに、誘電体膜２０におけるＧａＮ系半導体層１５の側方で且つソース電極１７側の領域に深さが１００μｍ程度の第３のスルーホール２３を形成する。ここで、第３のスルーホール２３の深さは、後工程で基板１１におけるＧａＮ系半導体層１５の反対側の面（裏面）を研磨して得られる基板１１の所定の厚さよりも深くする。なお、各スルーホール２１、２２及び２３を開口するには、エッチング法又はＹＡＧレーザ光又は炭酸ガスレーザ光等を用いたレーザ照射法を用いる。
ここでは、各スルーホール２１、２２及び２３のうち、誘電体膜２０に形成される第１のスルーホール２１及び第２のスルーホール２２並びに第３のスルーホール２３の上部においてはエッチングにより形成し、また、第３のスルーホール２３の基板１１に含まれる部分においてはＹＡＧレーザ光等を照射することにより形成することが好ましい。
なお、第３のスルーホール２３は、基板１１のＧａＮ系半導体層１５が形成されている側から形成する方が、基板１１の裏面側から形成するよりも容易である。なぜなら、基板１１の裏面から第３のスルーホール２３を形成する場合には、基板１１のＧａＮ系半導体層１５が形成されている面を石英基板等に貼り付けて、基板１１の裏面に対してその厚さが１００μｍ程度になるまで研磨した後、研磨された基板１１の裏面からレーザ光等により形成する必要があるからである。
次に、誘電体膜２０における各スルーホール２１、２２及び２３並びに配線形成領域、具体的にはソース引き出し配線、ドレイン引き出し配線、ゲート引き出し配線及びマイクロストリップ線路の各形成領域を除く領域をレジスト膜等によりマスクして、金めっき法又は銅めっき法等により、各スルーホール２１、２２及び２３の内面のメタライズを行なうと共に、ソース引き出し配線２４、ドレイン引き出し配線２５、マイクロストリップ線路２５ａ及びゲート引き出し配線２６をそれぞれ形成する。
次に、基板１１の裏面に対して１００μｍ程度の厚さになるまで研磨する（裏面研磨）。その後、裏面研磨された基板１１の裏面上に、例えば真空蒸着法による錫（Ｓｎ）又は金めっき法による金（Ａｕ）からなり、厚さが約２μｍの導電膜２７を形成する。
このように、第１の実施形態に係る半導体集積回路装置の製造方法は、ＧａＮ系半導体層１５を能動回路であるＨＦＥＴ１９用にパターニングした後、基板１１上に形成されるＧａＮ系半導体層１５の側面（端面）及び上端の角部を、酸化シリコン、窒化シリコン又はベンゾシクロブテン等の誘電体膜２０によって覆う構成としている。これにより、各配線２４、２５をＧａＮ系半導体層１５の上に形成する際に、該ＧａＮ系半導体層１５の角部の上側は該角部の上に成膜される誘電体膜２０によってなだらかになるので、各配線２４、２５に生じるＧａＮ系半導体層１５の側面の段差部による配線切れを防止することができる。
また、マイクロストリップ線路２５ａが誘電体膜２０を介在させて形成されることにより、サファイアからなる基板１１上に直接に形成される場合と比べて、配線材料の下地層との密着性が良好となるという効果もある。
その上、酸化シリコン、窒化シリコン、窒化酸化シリコン又はベンゾシクロブテンからなる誘電体膜２０は、サファイアと比べて誘電率が低いため、基板１１と誘電体膜２０とを合わせた正味の基板としてはサファイアよりも実効誘電率が低くなる。その結果、マイクロストリップ線路２５ａは、高周波伝送線路として同一の特性インピーダンスを得られる線路幅を大きくすることができる。これにより、線路の抵抗成分を低減できるので、高周波信号の損失が低減されるという利点がある。
第１の実施形態においては、絶縁性を有する基板１１としてサファイアを用いたが、サファイアには限られず、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）又は高抵抗シリコン（Ｓｉ）を用いることができる。これらの基板材料には、一長一短があり、用途（アプリケーション）や使用条件により使い分けることが好ましい。
サファイア基板は、他のＳｉＣ基板及びＧａＮ基板と比べて、高品質で且つ大口径の基板、近年では２０．３ｃｍ（＝８インチ）径の基板も存在しており、市場に安定して供給され、低価格であるという優位性を有する。誘電損失も小さく、比誘電率も１０程度であり、マイクロ波帯及びミリ波帯での実装基板として有用である。大口径基板上に能動回路と受動回路とを集積化できれば、コストパフォーマンスを上げることが可能である。
ところで、サファイアはＳｉＣと比べて、熱伝導度が低い。また、ミリ波帯の電波はマイクロ波よりも直進性が高く、さらに空気中の酸素及び水分による吸収が大きいことから、用途として長距離通信ではなく、短距離通信に適している。従って、ミリ波帯の電波は必ずしも高い送信電力は必要でなく、熱伝導度が低いサファイア基板でも十分に使用できる。このように、サファイア基板は、ミリ波帯を用いる短距離通信又はレーダシステムにおける高周波フロントエンド部のモノリシック集積化による小型化及び低価格化に適している。
ところで、サファイアは、熱伝導度が低いという特性の他に、ＧａＮ系半導体層１５との格子不整合、例えば窒化ガリウム（ＧａＮ）との格子不整合が１３％と比較的に大きい。この格子不整合に対しては、基板１１上のバッファ層１２の材料及び成長条件によりある程度まで抑制可能ではあるが、本来であれば、ＳｉＣ又はＧａＮのように格子整合性が優れる材料を使用することが望ましい。
また、受動回路には分布定数素子としてのマイクロストリップ線路２５ａを用いたが、これに限られず、集中定数素子としてのスパイラルインダクタについても渦巻状の配線層と引出し配線層との２層の配線から構成されるため、本発明を適用できる。
また、配線の一部を抵抗素子としても本発明は有効である。
（第１の実施形態の一変形例）
以下、本発明の第１の実施形態の一変形例について図面を参照しながら説明する。
図３（ａ）及び（ｂ）は本発明の第１の実施形態の一変形例に係る半導体集積回路装置であって、（ａ）は能動回路としてのＧａＮ系ＨＦＥＴと受動回路としてのコプレーナ型線路とを含むマイクロ波帯又はミリ波帯ＭＭＩＣの平面構成を示し、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面構成を示している。図３において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。なお、コプレーナ型線路は、信号線路と接地線路とが同一面上に形成される高周波伝送線路をいう。
図３（ａ）及び（ｂ）に示すように、サファイアからなる基板１１の主面上におけるＨＦＥＴ１９のドレイン電極１８側には、コプレーナ型線路３１が第１の誘電体膜３０を介在させて形成されている。第１の誘電体膜３０は、膜厚が２μｍ程度の酸化シリコン、窒化シリコン、窒化酸化シリコン又はベンゾシクロブテンにより構成されている。
コプレーナ型線路３１は、第１の誘電体膜３０の上に形成され、金（Ａｕ）からなる信号線路３１Ａと、該信号線路３１Ａの両側にそれぞれ間隔をおいて形成された金（Ａｕ）からなる接地線路３１Ｂとから構成されている。
また、コプレーナ型線路３１は、酸化シリコン、窒化シリコン、窒化酸化シリコン又はベンゾシクロブテンからなる第２の誘電体膜３２に覆われており、コプレーナ型線路３１の信号線路３１Ａは、一端が第２の誘電体膜３２に形成された第３のスルーホール３３を介してドレイン引き出し配線２５と接続され、他端が第４のスルーホール３４を介して第１のバンプ３５と接続されている。なお、第１の誘電体膜３０にベンゾシクロブテン（ＢＣＢ）を用いる場合には、第２の誘電体膜３２にもＢＣＢを用いることが好ましい。但し、第１の誘電体膜３０と第２の誘電体膜３２とは必ずしも同一の材料を用いる必要はない。ここで、ドレイン引き出し配線２５のコプレーナ型線路３１と反対側の端部は、第１の誘電体膜３０及び第２の誘電体膜３２に形成された第２のスルーホール２２を介してドレイン電極１８と接続されている。
ソース引き出し線２４は、第２の誘電体膜３２の上に形成され、該ソース引き出し線２４は、一端が第１の誘電体膜３０及び第２の誘電体膜３２に形成された第１のスルーホール２１を介してソース電極１７と接続されると共に、他端が第２の誘電体膜３２に形成された第５のスルーホール３６を介して接地線路３１Ｂ及び第２のバンプ３７と接続されている。
このように、本変形例においても、第１の実施形態と同様に、基板１１の上にＨＦＥＴ１９を構成するＧａＮ系半導体層１５を島状にパターニングし、且つ、島状のＧａＮ系半導体層１５と間隔をおいて形成されたコプレーナ型線路３１からなる受動回路を、ＨＦＥＴ１９を覆う第１の誘電体膜３０の上に形成している。その上、コプレーナ型線路３１は、第１の実施形態に係るマイクロストリップ線路２５ａと比べても、その実効誘電率がさらに低くなる。
さらに、本変形例においては、第１の誘電体膜３０の上に第２の誘電体膜３２を積層しているため、ＧａＮ系半導体層１５の側面による上端の角部の影響が弱められてよりなだらかになるため、配線切れはさらに生じにくくなる。
また、本変形例は、第１の実施形態のように基板１１の裏面に接地電圧を印加する導電膜２７を設けたいわゆるフェースアップ型実装に代えて、第１のバンプ３５及び第２のバンプ３７を実装基板と対向させて実装する、いわゆるフリップチップ型実装が可能となる。フリップチップ型実装は、ワイヤボンディングが不要であるため、ＭＭＩＣチップの実装面積の削減と共に、ボンディングワイヤによる高周波損失をも低減できる。
なお、コプレーナ型線路３１を用いる構成であっても、図１（ａ）に示したように、基板１１に該基板１１を貫通するスルーホール２３及び導電膜２７を併設する構造も適用可能である。ちなみに、このタイプはグラウンデッドコプレーナ型線路と呼ばれる。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
図４（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体集積回路装置であって、（ａ）は能動回路としてのＧａＮ系ＨＦＥＴと受動回路としてのＭＩＭ（Metal-Insulator-Metal）キャパシタとを含むマイクロ波帯又はミリ波帯ＭＭＩＣの平面構成を示し、（ｂ）は（ａ）のIVｂ−IVｂ線における断面構成を示している。図４において、図１及び図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
図４（ａ）及び（ｂ）に示すように、サファイアからなる基板１１の主面上におけるＨＦＥＴ１９のドレイン電極１８側には、ＭＩＭキャパシタ４４が第１の誘電体膜３０を介在させて形成されている。ＭＩＭキャパシタ４４は、酸化シリコン、窒化シリコン、窒化酸化シリコン又はベンゾシクロブテンからなる第１の誘電体膜３０の上に形成された、例えばチタン（Ｔｉ）と金（Ａｕ）との積層膜からなる下部電極４１と、該下部電極４１の上に形成された例えば窒化シリコンからなる容量絶縁膜４２と、該容量絶縁膜４２の上に形成された金（Ａｕ）からなる上部電極４３とから構成されている。
下部電極４１は、基板１１に形成され且つ内面がメタライズされた第４のスルーホール４０を介して裏面の導電膜２７と接続されている。上部電極４３は、ドレイン引き出し配線２５と一体に形成されている。
以下、ＭＩＭキャパシタ４４の形成方法について説明する。
まず、ＧａＮ系半導体層１５の上に、ゲート電極１６、ソース電極１７及びドレイン電極１８を形成する。その後、ＧａＮ系半導体層１５をＨＦＥＴ１９となる領域を残してパターニングし、続いて、酸化シリコン、窒化シリコン、窒化酸化シリコン又はベンゾシクロブテンからなる第１の誘電体膜３０を、ソース電極１７及びドレイン電極１８を含めＧａＮ系半導体層１５を覆うように成膜する。このとき、第１の誘電体膜３０は、第１の実施形態で説明したようにベンゾシクロブテン等を用いたスピンコート膜が好ましい。
次に、図４（ｂ）に示すように、エッチング又はレーザ照射法により、基板１１におけるＧａＮ系半導体層１５のソース電極１７側に第３のスルーホール２３を形成すると共に、ＭＩＭキャパシタ４４の下部電極４１の下側に第４のスルーホール４０を形成する。
次に、金めっき法又は銅めっき法等により各スルーホール２３、４０の内面をメタライズする。その後、真空蒸着法により、ＭＩＭキャパシタ４４の下部電極形成領域にチタンと金とを選択的に蒸着して下部電極４１を形成する。
次に、第１の誘電体膜３０の上に、酸化シリコン、窒化シリコン、窒化酸化シリコン又はベンゾシクロブテンからなる第２の誘電体膜３２を成膜する。ここでも、第２の誘電体膜３２はスピンコート膜が好ましい。続いて、成膜した第２の誘電体膜３２が酸化シリコン又はベンゾシクロブテンの場合には、第２の誘電体膜３２における下部電極４１の上側部分をエッチングにより除去して下部電極４１を露出する。その後、ＣＶＤ法等により、下部電極４１の露出部分に窒化シリコンを所定の厚さに堆積して容量絶縁膜４２を得る。なお、第２の誘電体膜３２をそのまま容量絶縁膜４２に用いる場合には、第２の誘電体膜３２の容量絶縁膜形成部分に対して選択的にエッチングを行なって、所定の膜厚を持ち且つ第２の誘電体膜３２からなる容量絶縁膜４２を形成すればよい。
次に、金めっき法により、ソース引き出し配線２４と、ドレイン引き出し配線２５及び該ドレイン引き出し配線２５と一体の上部電極４３とを形成する。
このように、第２の実施形態に係る半導体集積回路装置の製造方法は、ＧａＮ系半導体層１５を能動回路であるＨＦＥＴ１９用にパターニングした後、基板１１上に形成されるＧａＮ系半導体層１５の側面（端面）及び上端の角部を、酸化シリコン、窒化シリコン又はベンゾシクロブテン等の第１の誘電体膜３０によって覆う構成としている。これにより、各配線２４、２５を形成する際に、ＧａＮ系半導体層１５の側面の角部の上側が第１の誘電体膜３０によってなだらかになるので、各配線２４、２５に生じるＧａＮ系半導体層１５の側面の段差部による配線切れを防止することができる。
その上、第２の実施形態においては、第１の誘電体膜３０の上に第２の誘電体膜３２を積層しているため、ＧａＮ系半導体層１５の上端の角部の上側がさらになだらかとなるため、各配線２４、２５の配線切れはさらに生じにくくなる。
また、ＭＩＭキャパシタ４４の下部電極４１を基板１１の主面に直接に形成せずに、第１の誘電体膜３０を介在させているため、前述したように、ＭＩＭキャパシタ４４を基板１１の主面に直接に形成する場合と比べて実効誘電率が低くなる。これにより、寄生容量を低減できるので、ＭＩＭキャパシタ４４に対して所望の容量値を高精度に設定できると共に、高周波信号の伝送損失を低減することができる。
また、ＭＩＭキャパシタ４４を構成する容量絶縁膜４２を第２の誘電体膜３２の誘電率よりも大きい材料を用いると、該ＭＩＭキャパシタ４４のサイズを小さくでき、且つ、ＭＩＭキャパシタ４４の周囲の寄生容量を低減することができる。その結果、半導体集積回路自体を小さくできるので、さらなる高周波動作を実現できる。
また、第２の実施形態においても、絶縁性の基板１１としてサファイアを用いたが、これに限られず、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）又は高抵抗シリコン（Ｓｉ）を用いることができる。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
背景技術で説明したように、バンドギャップが３．３９ｅＶと比較的に大きいバンドギャップを有する窒化ガリウム（ＧａＮ）は、ヒ化ガリウム（ＧａＡｓ）を用いたトランジスタ素子又はダイオード素子として比べて、高耐圧特性、高温動作、高いサージ電圧耐性、高いパワーハンドリング及び低歪特性（低相互変調歪）という特徴を有している。さらに、ＧａＡｓと比べて動作時のオン抵抗が低いため、低雑音特性を得ることができる。
このことから、ＧａＮ系デバイスは、無線通信システム又はレーダシステムの高周波フロントエンド部を構成する基本デバイスとして適している。
図５は本発明の第３の実施形態に係るパルスレーダ方式を用いた車載レーダシステムにおける高周波フロントエンド部のブロック構成の一例を示している。図５に示すように、送信系回路（Ｔｘ）は、第１の発振器５１から出力される高周波信号を外部から入力されたパルス信号５２によりパルス変調し、変調された高周波信号を電力増幅器５３により増幅した後、送信アンテナ５４から外部に出力する。受信系回路（Ｒｘ）は、出力された高周波信号が照射された対象物（障害物）からの反射信号を受信アンテナ５５により受信し、低雑音増幅器５６で増幅した後、ダウンミキサ５７によって第２の発振器５８から出力される信号をローカル信号として周波数変換する。続いて、周波数変換された信号を検波し、送信系回路（Ｔｘ）からのパルス信号５２との時間差を計測することにより対物距離を計測する。
図６（ａ）〜（ｃ）は本発明のＭＭＩＣを用いた電力増幅器等の等価回路図を示す。図６（ａ）は電力増幅器５３及び低雑音増幅器５６の等価回路を示している。図６（ａ）に示す第１のＭＭＩＣは、第１のＧａＮ系ＨＦＥＴ６１と第２のＧａＮ系ＨＦＥＴ６２とを含み、第１のＧａＮ系ＨＦＥＴ６１は入力整合回路６３と段間整合回路６４との間に配置され、第２のＧａＮ系ＨＦＥＴ６２は段間整合回路６４と出力整合回路６５との間に配置されている。図６（ｂ）は第１の発振器５１及び第２の発振器５８の等価回路を示し、図６（ｂ）に示す第２のＭＭＩＣは、ＧａＮ系ＨＦＥＴ６６とその出力側に配置された出力整合回路６７とを含んでいる。また、図６（ｃ）はダウンミキサ５７の等価回路を示し、図６（ｃ）に示す第３のＭＭＩＣは、第１〜第６のＧａＮ系ＨＦＥＴ６８〜７３と抵抗素子７４、７５とを含んでいる。
ところで、自動車に搭載される車載レーダシステムは、自動車の周囲又は内部に発生するサージ電圧や、高温環境下でも破壊しない耐環境性に優れたデバイスが必要とされる。さらに、レーダ特性として、送信信号の反射波を受信して障害物を検知する関係上、微弱な信号から高出力の信号までを受信するため、高周波フロントエンド部に用いられるデバイスには高ダイナミックレンジ、すなわち低雑音特性及び低歪特性の信号処理を行なえる能力が求められる。ＧａＮ系デバイスは、このような要望を満たすことができる最適なデバイスである。
従って、第３の実施形態によると、例えば図６（ａ）に示した第１のＭＭＩＣのように、ＧａＮ系ＨＦＥＴ６１、６２と入力整合回路６３等の受動回路とを集積化したマイクロ波帯又はミリ波帯ＭＭＩＣとして、高周波フロントエンド部を構成することにより、高周波損失の低減及びチップ面積の小型化を図ることができ、ひいてはチップコストの低減を図ることができる。
本発明に係る半導体集積回路装置及びそれを用いた車載レーダシステムは、能動回路と受動回路とが集積化されており、チップの小型化を可能としながら高周波損失が低減され且つ配線の段差による配線切れを防止することができ、マイクロ波帯又はミリ波帯で用いられる移動体通信システム及び車載レーダシステム等に有用である。
（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体集積回路装置（ＭＭＩＣ）を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体集積回路装置における誘電体膜の段差部付近を拡大した部分を示し、（ａ）は誘電体膜をＣＶＤ法により成膜した場合の断面図であり、（ｂ）は誘電体膜を回転塗布法により成膜した場合の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態の一変形例に係る半導体集積回路装置（ＭＭＩＣ）を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体集積回路装置（ＭＭＩＣ）を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線における断面図である。 本発明の第３の実施形態に係るパルスレーダ方式を用いた車載レーダシステムにおける高周波フロントエンド部を示すブロック図である。 （ａ）〜（ｃ）は図５の高周波フロントエンド部に用いる複数のＭＭＩＣの等価回路を示し、（ａ）は電力増幅器及び低雑音増幅器の等価回路図であり、（ｂ）は発振器の等価回路図であり、（ｃ）はダウンミキサの等価回路図である。 第１の従来例に係る半導体集積回路装置（ＭＭＩＣ）を示す断面図である。 第２の従来例に係る半導体集積回路装置（ＭＭＩＣ）を示す斜視図である。
符号の説明
Ａ ＧａＮ系半導体層の上端の角部
Ｔｘ 送信系回路
Ｒｘ 受信系回路
１１ 基板（絶縁性基板）
１２ バッファ（緩衝）層
１３ チャネル（キャリア走行）層
１４ キャリア供給層
１５ III-Ｖ族窒化物半導体層（ＧａＮ系半導体層）
１６ ゲート電極
１７ ソース電極
１８ ドレイン電極
１９ ＨＦＥＴ
２０ 誘電体膜
２１ 第１のスルーホール
２２ 第２のスルーホール
２３ 第３のスルーホール
２４ ソース引き出し配線
２５ ドレイン引き出し配線
２５ａ マイクロストリップ線路
２６ ゲート引き出し配線
２７ 導電膜
３０ 第１の誘電体膜
３１ コプレーナ型線路
３１Ａ 信号線路
３１Ｂ 接地線路
３２ 第２の誘電体膜
３３ 第３のスルーホール
３４ 第４のスルーホール
３５ 第１のバンプ
３６ 第５のスルーホール
３７ 第２のバンプ
４０ 第４のスルーホール
４１ 下部電極
４２ 容量絶縁膜
４３ 上部電極
４４ ＭＩＭキャパシタ
５１ 第１の発振器
５２ パルス信号
５３ 電力増幅器
５４ 送信アンテナ
５５ 受信アンテナ
５６ 低雑音増幅器
５７ ダウンミキサ
５８ 第２の発振器
６１ 第１のＧａＮ系ＨＦＥＴ
６２ 第２のＧａＮ系ＨＦＥＴ
６３ 入力整合回路
６４ 段間整合回路
６５ 出力整合回路
６６ ＧａＮ系ＨＦＥＴ
６７ 出力整合回路
６８ 第１のＧａＮ系ＨＦＥＴ
６９ 第２のＧａＮ系ＨＦＥＴ
７０ 第３のＧａＮ系ＨＦＥＴ
７１ 第４のＧａＮ系ＨＦＥＴ
７２ 第５のＧａＮ系ＨＦＥＴ
７３ 第６のＧａＮ系ＨＦＥＴ
７４ 抵抗素子
７５ 抵抗素子

Claims (10)

  1. 絶縁性を有する基板と、
    前記基板上の一部の領域に形成されたIII-Ｖ族窒化物半導体層を含む能動回路と、
    前記基板の上に、前記III-Ｖ族窒化物半導体層の上面、側面及び上端の角部を覆うように形成された誘電体膜と、
    前記基板の上に前記誘電体膜を介在させて形成された受動回路と、
    前記誘電体膜の上に形成され、前記能動回路と前記受動回路とを電気的に接続する第１の配線とを備えていることを特徴とする半導体集積回路装置。
  2. 前記誘電体膜は、スピンコート膜であることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記スピンコート膜は、ベンゾシクロブテン、酸化シリコン、窒化シリコン又は窒化酸化シリコンからなることを特徴とする請求項２に記載の半導体集積回路装置。
  4. 前記誘電体膜は、酸化シリコン又は窒化シリコンからなることを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記基板における前記受動回路の反対側の面上に形成された導電膜と、
    前記基板を貫通して設けられ、前記受動回路と前記導電膜とを電気的に接続する第２の配線とをさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
  6. 前記誘電体膜の上に設けられ、前記受動回路と電気的に接続されたバンプをさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
  7. 前記受動回路は、キャパシタ、インダクタ又は抵抗素子であることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路装置。
  8. 前記受動回路は、マイクロストリップ線路又はコプレーナ型線路であることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路装置。
  9. 前記基板は、サファイア、炭化シリコン、窒化ガリウム又は高抵抗シリコンからなることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路装置。
  10. 請求項１〜９のいずれか１項に記載の半導体集積回路装置を高周波フロントエンド部に用いたことを特徴とする車載レーダシステム。
JP2005336104A 2004-11-22 2005-11-21 半導体集積回路装置及びそれを用いた車載レーダシステム Pending JP2006173595A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005336104A JP2006173595A (ja) 2004-11-22 2005-11-21 半導体集積回路装置及びそれを用いた車載レーダシステム

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004337112 2004-11-22
JP2005336104A JP2006173595A (ja) 2004-11-22 2005-11-21 半導体集積回路装置及びそれを用いた車載レーダシステム

Publications (1)

Publication Number Publication Date
JP2006173595A true JP2006173595A (ja) 2006-06-29

Family

ID=36673955

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005336104A Pending JP2006173595A (ja) 2004-11-22 2005-11-21 半導体集積回路装置及びそれを用いた車載レーダシステム

Country Status (1)

Country Link
JP (1) JP2006173595A (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273640A (ja) * 2006-03-30 2007-10-18 Sanken Electric Co Ltd 半導体装置
KR100855011B1 (ko) 2007-02-22 2008-08-28 알에프 에이치아이씨 주식회사 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법
JP2009212103A (ja) * 2008-02-29 2009-09-17 Fujitsu Ltd 半導体装置及びその製造方法
JP2009246157A (ja) * 2008-03-31 2009-10-22 Toshiba Corp 高周波帯半導体装置
JP2012503881A (ja) * 2008-09-23 2012-02-09 トライクイント・セミコンダクター・インコーポレイテッド オフカット基板に形成されたヘテロエピタキシャル・ガリウムナイトライド系デバイス
JP2013528930A (ja) * 2010-04-13 2013-07-11 ジーエーエヌ システムズ インコーポレイテッド アイランドトポロジを用いる高密度窒化ガリウム装置
JP2013141008A (ja) * 2013-03-08 2013-07-18 Fujitsu Ltd 半導体装置の製造方法
JP2013251330A (ja) * 2012-05-30 2013-12-12 Sumitomo Electric Ind Ltd 半導体装置
KR101349903B1 (ko) 2012-08-20 2014-01-16 동국대학교 산학협력단 반도체 소자 및 그 제조 방법
JP2014082461A (ja) * 2012-10-17 2014-05-08 Cree Inc 半導体ダイにおけるストレス低減バリア副層の使用
JP2015501082A (ja) * 2011-12-02 2015-01-08 ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ 複数のベンゾシクロブテン層を基板に一体化する方法、及び関連する装置
WO2015083304A1 (ja) * 2013-12-06 2015-06-11 株式会社デンソー 半導体装置およびその製造方法
US9508797B2 (en) 2009-08-04 2016-11-29 Gan Systems Inc. Gallium nitride power devices using island topography
JP2017157585A (ja) * 2016-02-29 2017-09-07 株式会社アドバンテスト 半導体デバイスおよびその製造方法
CN108701648A (zh) * 2016-03-28 2018-10-23 雷声公司 用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的方法和结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02276269A (ja) * 1989-04-18 1990-11-13 Fujitsu Ltd 半導体装置
JPH09246471A (ja) * 1996-03-07 1997-09-19 Matsushita Electric Ind Co Ltd 高周波半導体装置および高周波通信機器
JP2003347407A (ja) * 1997-03-14 2003-12-05 Toshiba Corp マイクロ波集積回路素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02276269A (ja) * 1989-04-18 1990-11-13 Fujitsu Ltd 半導体装置
JPH09246471A (ja) * 1996-03-07 1997-09-19 Matsushita Electric Ind Co Ltd 高周波半導体装置および高周波通信機器
JP2003347407A (ja) * 1997-03-14 2003-12-05 Toshiba Corp マイクロ波集積回路素子

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273640A (ja) * 2006-03-30 2007-10-18 Sanken Electric Co Ltd 半導体装置
KR100855011B1 (ko) 2007-02-22 2008-08-28 알에프 에이치아이씨 주식회사 광대역 프리 임피던스 매칭 고출력 트랜지스터와 고출력 트랜지스터의 제조방법
JP2009212103A (ja) * 2008-02-29 2009-09-17 Fujitsu Ltd 半導体装置及びその製造方法
JP2009246157A (ja) * 2008-03-31 2009-10-22 Toshiba Corp 高周波帯半導体装置
JP2012503881A (ja) * 2008-09-23 2012-02-09 トライクイント・セミコンダクター・インコーポレイテッド オフカット基板に形成されたヘテロエピタキシャル・ガリウムナイトライド系デバイス
US9508797B2 (en) 2009-08-04 2016-11-29 Gan Systems Inc. Gallium nitride power devices using island topography
JP2013528930A (ja) * 2010-04-13 2013-07-11 ジーエーエヌ システムズ インコーポレイテッド アイランドトポロジを用いる高密度窒化ガリウム装置
JP2015501082A (ja) * 2011-12-02 2015-01-08 ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ 複数のベンゾシクロブテン層を基板に一体化する方法、及び関連する装置
JP2013251330A (ja) * 2012-05-30 2013-12-12 Sumitomo Electric Ind Ltd 半導体装置
KR101349903B1 (ko) 2012-08-20 2014-01-16 동국대학교 산학협력단 반도체 소자 및 그 제조 방법
JP2014082461A (ja) * 2012-10-17 2014-05-08 Cree Inc 半導体ダイにおけるストレス低減バリア副層の使用
US9269662B2 (en) 2012-10-17 2016-02-23 Cree, Inc. Using stress reduction barrier sub-layers in a semiconductor die
JP2013141008A (ja) * 2013-03-08 2013-07-18 Fujitsu Ltd 半導体装置の製造方法
WO2015083304A1 (ja) * 2013-12-06 2015-06-11 株式会社デンソー 半導体装置およびその製造方法
JP2015111633A (ja) * 2013-12-06 2015-06-18 株式会社デンソー 半導体装置およびその製造方法
JP2017157585A (ja) * 2016-02-29 2017-09-07 株式会社アドバンテスト 半導体デバイスおよびその製造方法
WO2017150080A1 (ja) * 2016-02-29 2017-09-08 株式会社アドバンテスト 半導体デバイスおよびその製造方法
CN108701648A (zh) * 2016-03-28 2018-10-23 雷声公司 用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的方法和结构
CN108701648B (zh) * 2016-03-28 2023-03-28 雷声公司 用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的方法和结构

Similar Documents

Publication Publication Date Title
US7476918B2 (en) Semiconductor integrated circuit device and vehicle-mounted radar system using the same
JP2006173595A (ja) 半導体集積回路装置及びそれを用いた車載レーダシステム
EP3327774B1 (en) Device with a conductive feature formed over a cavity and method therefor
US4896194A (en) Semiconductor device having an integrated circuit formed on a compound semiconductor layer
US7307298B2 (en) Semiconductor device
US9722032B2 (en) Tuned semiconductor amplifier
JP2790033B2 (ja) 半導体装置
US8003975B2 (en) Semiconductor integrated circuit device and method for fabricating the same
US11152677B2 (en) Integration of self-biased magnetic circulators with microwave devices
US20080203478A1 (en) High Frequency Switch With Low Loss, Low Harmonics, And Improved Linearity Performance
US20120032185A1 (en) LEAKAGE BARRIER FOR GaN BASED HEMT ACTIVE DEVICE
US20230197611A1 (en) Semiconductor device for rf integrated circuit
JP2011040597A (ja) 半導体装置およびその製造方法
US6653668B2 (en) Radio frequency modules and modules for moving target detection
JP4492034B2 (ja) Ｈｅｍｔ及びその製造方法
JP5468287B2 (ja) 半導体装置およびその製造方法
US8143654B1 (en) Monolithic microwave integrated circuit with diamond layer
US8427248B2 (en) Stabilization network and a semiconductor device having the stabilization network
JP2010165789A (ja) 半導体集積回路およびその製造方法
JP3744828B2 (ja) 半導体装置
US11340512B2 (en) Integration of electronics with Lithium Niobate photonics
JP2010182741A (ja) 半導体装置
JPH10289979A (ja) 高周波半導体デバイス
US20240061310A1 (en) Integration of electronics with lithium niobate photonics
Negoro et al. K-band AlGaN/GaN MIS-HFET on Si with high output power over 10 W

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080701

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110830

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120117