JP2009212103A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】アライメントマークの形成に関連する歩留まりの低下を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】ＧａＮ層２及びｎ型ＡｌＧａＮ層３に、絶縁性基板１の表面まで到達する開口部６を形成する。次に、開口部６内にソース電極４ｓに接続されるＮｉ層８を導電性エッチングストッパとして形成すると共に、ｎ型ＡｌＧａＮ層３上にアライメントマーク８ａを形成する。次に、絶縁性基板１の裏面にフォトレジスト膜を形成し、アライメントマーク８ａを基準として、ビア用遮光部及びアライメント用遮光部が設けられたフォトマスクの位置合わせを行う。次に、フォトマスクを用いてフォトレジスト膜からビアホール形成用レジストパターンを形成する。次に、ビアホール形成用レジストパターンを用いて、絶縁性基板１に、その裏面側からＮｉ層８まで到達するビアホール１ｓを形成する。そして、ビア配線１６を形成する。
【選択図】図１Ｙ

Description

本発明は、ＧａＮ系（窒化ガリウム）高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor））等を備えた半導体装置及びその製造方法に関する。

近年、ＧａＮ系ＨＥＭＴ等のＧａＮ系半導体装置について、その物性的特徴から高耐圧・高速デバイスとしての応用が期待されている。ＧａＮ系半導体装置の高周波特性の向上のためには、ソースインダクタンスの低減及び放熱のためのビア配線構造部が必要である。

また、ＧａＮ系半導体装置では、炭化シリコン（ＳｉＣ）基板上にＧａＮ層及びＡｌＧａＮ層が結晶成長により形成されている。このため、ビア配線構造部を形成するためには、難エッチング材料からなり、特にウェットエッチングが困難であるＳｉＣ基板をドライエッチング法により加工する必要がある。そして、ビアホールの深さの制御に際しては、ＳｉＣに対するエッチング選択比が高いニッケル（Ｎｉ）等からなる金属膜を基板の表面側に形成しておき、これをエッチングストッパとして用いている。これは、高い歩留まりを得るためには、オーバーエッチングが好ましいからである。なお、ビアホールの深さをエッチング時間で制御しようとすると、ドライエッチングのエッチングレートは、ウェハの面内でばらつきやすく、また、ビア径（アスペクト比）によっても変動するため、高い歩留まりを得にくい。

更に、従来、エッチングストッパとビアホールとを高い精度で位置合わせするために、エッチングストッパの形成と同時に、アライメントマークを基板の表面側に形成している。そして、このアライメントマークを基準として、両面アライナーを用いて、ビアホールの形成に用いるフォトマスクの位置合わせを行っている。

ここで、ビア配線構造部のビアホールを形成する従来の方法について説明する。図１０Ａ乃至図１０Ｅは、ビアホールを形成する従来の方法を工程順に示す断面図である。

先ず、図１０Ａに示すように、ＳｉＮ層１０５上にシード層１０７を介して、エッチングストッパ１０８ｅ及びアライメントマーク１０８ａを同一のＮｉ層から形成する。エッチングストッパ１０８ｅの平面形状は直径が２００μｍの円形とし、アライメントマーク１０８ａの平面形状は十字型とする。なお、ＳｉＣ基板１０１上にＧａＮ層１０２及びＡｌＧａＮ層１０３が形成され、ＳｉＮ層１０５はＡｌＧａＮ層１０３上に形成されている。また、図示しないが、活性領域内にはＨＥＭＴ等の半導体素子が既に形成されている。なお、

次いで、ＳｉＣ基板１０１の表面側の全面に表面保護層（図示せず）を形成し、ＳｉＣ基板１０１の表裏を反転させる。その後、図１０Ｂに示すように、ＳｉＣ基板１０１の裏面上にシード層１１２を形成する。続いて、シード層１１２上にフォトレジスト膜１５５ｆを形成する。

次いで、図１０Ｃに示すように、透光部１２１ａ、ビア用遮光部１２１ｂ及びアライメント用遮光部１２１ｃを備えたフォトマスク１２１を用いたフォトレジスト膜１５５ｆの露光及び現像を行うことにより、フォトレジスト膜１５５ｆからレジストパターン１５５を形成する。ビア用遮光部１２１ｂの平面形状は直径が１００μｍの円形とし、アライメント用遮光部１２１ｃの平面形状は十字型とする。また、アライメントマーク１０８ａとアライメント用遮光部１２１ｃとの間のマージンは、いずれの方向においても１０μｍ程度とされている。なお、この露光の際に、両面アライナーを用いて、アライメントマーク１０８ａとアライメント用遮光部１２１ｃとの位置合わせを行っている。

その後、図１０Ｄに示すように、電気めっき法により、レジストパターン１５５を除く領域において、シード層１１２上にＮｉ層１１３を形成する。

続いて、図１０Ｅに示すように、レジストパターン１５５を除去する。次いで、イオンミリングを行うことにより、Ｎｉ層１１３から露出しているシード層１１２を除去する。

その後、図１０Ｆに示すように、Ｎｉ層１１３をメタルマスクとしてＳｉＣ基板１０１、ＧａＮ層１０２及びＡｌＧａＮ層１０３のドライエッチングを行うことにより、ビアホール１０１ｓを形成する。この時、アライメントマーク１０８ａまで到達する開口部１０１ｈも形成される。なお、ＳｉＣ基板１０１のドライエッチングでは、六弗化硫黄（ＳＦ₆）ガス及び酸素（Ｏ₂）ガスの混合ガスを用いる。また、ＧａＮ層１０２及びＡｌＧａＮ層１０３のドライエッチングでは、Ｃｌ₂系ガスを用いる。

このような方法では、エッチングストッパ１０８ｅの直径が２００μｍであり、ビア用遮光部１２１ｂの直径が１００μｍであるため、これらの間のマージンは十分である。一方、一般的な両面アライナーの位置合わせ精度が±１〜５μｍであるため、アライメントマーク１０８ａとアライメント用遮光部１２１ｃとの間のマージンは、上述のように、いずれの方向においても１０μｍ程度である。従って、開口部１０１ｈの縁とアライメントマーク１０８ａの縁とが近接している。このため、位置合わせの際に若干のずれが生じたり、ＳｉＣ基板１０１、ＧａＮ層１０２及びＡｌＧａＮ層１０３のドライエッチングの際にエッチングの拡がり（サイドエッチング、ボウイング）が生じたりすると、図１１に示すように、開口部１０１ｈの縁がアライメントマーク１０８ａからずれることがある。このような場合、その後にアライメントマーク１０８ａが離脱して汚染の原因になったり、アライメントマーク１０８ａがあった場所から酸等がしみ込んでＨＥＭＴに障害が生じたりしてしまう。つまり、十分な歩留まりを得にくい。

単にマージンを大きくすることも考えられるが、それでは、位置合わせの精度が低下してしまい、その点で歩留まりが低下してしまう。

特開平６−２４４０７３号公報 特開平７−６６３８４号公報

本発明の目的は、アライメントマークの形成に関連する歩留まりの低下を抑制することができる半導体装置及びその製造方法を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

第１の半導体装置の製造方法では、基板上に化合物半導体層を形成し、その後、前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する。次に、前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する。次に、前記開口部内に前記ソース電極に接続される導電性エッチングストッパを形成すると共に、前記化合物半導体層上にアライメントマークを形成する。次に、前記基板の裏面にフォトレジスト膜を形成する。次に、前記アライメントマークを基準として、ビア用パターン及びアライメント用パターンが設けられたフォトマスクの位置合わせを行う。次に、前記フォトマスクを用いて前記フォトレジスト膜からビアホール形成用レジストパターンを形成する。次に、前記ビアホール形成用レジストパターンを用いて、前記基板に、その裏面側から前記導電性エッチングストッパまで到達するビアホールを形成する。そして、前記ビアホール内から前記基板の裏面にわたってビア配線を形成する。

第２の半導体装置の製造方法では、基板上に化合物半導体層を形成し、その後、前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する。次に、前記化合物半導体層上に、前記ソース電極に接続される導電性エッチングストッパ及びアライメントマークを形成する。次に、前記基板の裏面にフォトレジスト膜を形成する。次に、前記アライメントマークを基準として、ビア用パターン及び線状のアライメント用パターンが設けられたフォトマスクの位置合わせを行う。次に、前記フォトマスクを用いて前記フォトレジスト膜からビアホール形成用レジストパターンを形成する。次に、前記ビアホール形成用レジストパターンを用いて、前記基板及び前記化合物半導体層に、その裏面側から前記導電性エッチングストッパまで到達するビアホールを形成する。次に、前記ビアホール内から前記基板の裏面にわたってビア配線を形成する。なお、前記基板及び前記化合物半導体層の総厚さに対する前記アライメント用パターンの幅の比を１／５以下とする。

第１の半導体装置には、ビアホールが形成された基板と、前記基板上に形成された化合物半導体層と、前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、前記ビアホール内から前記基板の裏面にわたって形成されたビア配線と、が設けられている。そして、前記化合物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に前記ソース電極に接続された導電性エッチングストッパが形成されている。また、前記化合物半導体層上にアライメントマークが形成されている。

第２の半導体装置には、ビアホールが形成された基板と、前記基板上に形成された化合物半導体層と、前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、前記ビアホール内から前記基板の裏面にわたって形成されたビア配線と、が設けられている。更に、前記化合物半導体層上に形成された導電性エッチングストッパ及びアライメントマークが設けられている。そして、前記基板には、前記ビアホールと平行してその裏面から前記アライメントマークに向かって延びる線状の開口部が形成されている。また、前記基板の厚さに対する前記開口部の幅の比は１／５以下となっている。

上記の半導体装置の製造方法等によれば、アライメントマークの形成に伴って基板に形成される開口部がアライメントマークまで到達しにくいため、この開口部を原因とするアライメントマークの離脱等を抑制することができる。アライメントマークの形成に関連する歩留まりの低下を抑制することができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｙは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。

先ず、図１Ａに示すように、シリコンカーバイド（ＳｉＣ）からなる絶縁性基板１の表面上にＧａＮ層２及びｎ型ＡｌＧａＮ層３をこの順で形成する。絶縁性基板１の厚さは３５０μｍ程度であり、ＧａＮ層２の厚さは２μｍ程度であり、ｎ型ＡｌＧａＮ層３の厚さは２５ｎｍ程度である。次いで、不活性領域９２とする領域にボロン又はヘリウム等を注入することにより、２次元電子ガスを消失させる。この結果、不活性領域９２及び活性領域９１が区画される。次いで、ｎ型ＡｌＧａＮ層３上にソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを選択的に活性領域９１内に形成する。その後、ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄを覆うＳｉＮ層５をｎ型ＡｌＧａＮ層３上に形成する。ソース電極４ｓ、ゲート電極４ｇ及びドレイン電極４ｄの形成に当たっては、例えば、Ｔｉ層を形成し、その後にＴｉ層上にＡｌ層を形成する。

ＳｉＮ層５の形成の後、図１Ｂに示すように、ソース電極４ｓに対応する開口部５１ｓ及びドレイン電極４ｄに対応する開口部５１ｄを備えたレジストパターン５１をＳｉＮ層５上に形成する。レジストパターン５１の厚さは１μｍ程度である。

次いで、図１Ｃに示すように、レジストパターン５１をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５１ｓに整合するコンタクトホール５ｓをソース電極４ｓ上に形成し、開口部５１ｄに整合するコンタクトホール５ｄをドレイン電極４ｄ上に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ₆及びＣＨＦ₃を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。この場合のエッチングレートは０．２４μｍ／分程度となる。

その後、レジストパターン５１を除去し、図１Ｄに示すように、不活性領域９２内に位置するエッチングストッパ用の開口部５２ｓを備えたレジストパターン５２をＳｉＮ層５上に形成する。レジストパターン５２の厚さは１０μｍ程度である。また、開口部５２ｓの直径は、例えば２００μｍ程度である。レジストパターン５２の厚さを１０μｍ程度としても、直径が２００μｍ程度の開口部５２ｓは高い精度で形成することができる。続いて、レジストパターン５２をマスクとしてＳｉＮ層５をパターニングすることにより、開口部５２ｓに整合する開口部６を不活性領域９２内に形成する。ＳｉＮ層５のパターニングに当たっては、例えば、チャンバ内にＳＦ₆及びＣＨＦ₃を２：３０の流量比で供給し、アンテナパワーを５００Ｗとし、バイアスパワーを５０Ｗとしてドライエッチングを行う。

次いで、図１Ｅに示すように、レジストパターン５２をマスクとしてｎ型ＡｌＧａＮ層３及びＧａＮ層２のドライエッチングを行うことにより、開口部６を絶縁性基板１まで到達させる。このドライエッチングでは、塩素系ガス、例えばＣｌ₂ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを１００Ｗとし、バイアスパワーを２０Ｗとする。この場合のｎ型ＡｌＧａＮ層３及びＧａＮ層２のエッチングレートは０．２μｍ／分程度となる。

なお、開口部６を絶縁性基板１の内部まで到達させてもよい。

その後、レジストパターン５２を除去し、図１Ｆに示すように、絶縁性基板１の表面側の全面にシード層７として、Ｔｉ層及びＮｉ層の積層体、又はＴｉ層及びＣｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度とし、Ｎｉ層の厚さは１００ｎｍ程度とし、Ｃｕ層の厚さは２００ｎｍ程度とする。

続いて、図１Ｇに示すように、開口部６の全体を露出する開口部５３ｓ及びアライメントマーク用の開口部５３ａを備えたレジストパターン５３をシード層７上に形成する。なお、開口部５３ｓ及び５３ａは不活性領域９２内に位置させる。また、レジストパターン５３の厚さは３μｍ程度である。

次いで、図１Ｈに示すように、電気めっき法により、開口部５３ｓ内において、シード層７上にＮｉ層８を導電性エッチングストッパとして形成すると共に、開口部５３ａ内にアライメントマーク８ａを形成する。Ｎｉ層８及びアライメントマーク８ａの厚さは３．２μｍ程度である。Ｎｉ層８の形成は、例えば５０℃〜６０℃の温浴槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。なお、開口部５３ａの平面形状は十字型とし、その中心から延びる４つの各線状の部分の長さは５０μｍとし、幅は４０μｍとする。従って、アライメントマーク８ａの平面形状も、図２Ａに示すように、十字型となる。

その後、図１Ｉに示すように、レジストパターン５３を除去する。続いて、イオンミリングを行うことにより、Ｎｉ層８及びアライメントマーク８ａから露出しているシード層７を除去する。この時、Ｎｉ層８及びアライメントマーク８ａも若干削られ、その厚さが３μｍ程度となる。なお、ｎ型ＡｌＧａＮ層３の表面とＮｉ層８の表面との間隔は１μｍ程度となる。シード層７を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｎｉ層のミリングレートは２５ｎｍ／分程度であり、Ｃｕ層のミリングレートは５３ｎｍ／分程度である。

次いで、図１Ｊに示すように、絶縁性基板１の表面側の全面にシード層９として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。

その後、図１Ｋに示すように、ソース電極４ｓ及びＮｉ層８の全体を包囲する開口部並びにドレイン電極４ｄの外縁に対応する開口部を備えたレジストパターン５４をシード層９上に形成する。レジストパターン５４の厚さは１μｍ程度である。続いて、電気めっき法により、レジストパターン５４の各開口部内において、シード層９上に厚さが１μｍ程度のＡｕ層１０を形成する。Ａｕ層１０の形成は、例えば５５℃〜６５℃のＡｕめっき槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。

次いで、図１Ｌに示すように、レジストパターン５４を除去する。その後、イオンミリングを行うことにより、Ａｕ層１０から露出しているシード層９を除去する。この時、Ａｕ層１０も若干削られ、その厚さが０．６μｍ程度となる。シード層９を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｐｔ層のミリングレートは３０ｎｍ／分程度であり、Ａｕ層のミリングレートは５０ｎｍ／分程度である。

続いて、図１Ｍに示すように、絶縁性基板１の表面側の全面に表面保護層１１を形成し、絶縁性基板１の表裏を反転させる。次いで、絶縁性基板１の裏面を研磨することにより、絶縁性基板１の厚さを１５０μｍ程度とする。

次いで、図１Ｎに示すように、絶縁性基板１の裏面上にシード層１２として、Ｔｉ層１２ａ及びＣｕ層１２ｂの積層体をスパッタリング法により形成する。この積層体に代えて、Ｔｉ層及びＮｉ層の積層体を形成してもよい。Ｔｉ層１２ａの厚さは１０ｎｍ程度とし、Ｎｉ層の厚さは１００ｎｍ程度とし、Ｃｕ層１２ｂの厚さは２００ｎｍ程度とする。

その後、図１Ｏに示すように、シード層１２上にフォトレジスト膜５５ｆを形成する。フォトレジスト膜５５ｆの厚さは３μｍ程度である。

続いて、図１Ｐに示すように、透光部２１ａ、ビア用遮光部２１ｂ（ビア用パターン）及びアライメント用遮光部２１ｃ（アライメント用パターン）を備えたフォトマスク（レチクル）２１を用いたフォトレジスト膜５５ｆの露光及び現像を行うことにより、フォトレジスト膜５５ｆからビアホール形成用のレジストパターン５５を形成する。ビア用遮光部２１ｂの平面形状は直径が１００μｍの円形とし、アライメント用遮光部２１ｃの平面形状は十字型とし、その中心から延びる４つの各線状の部分の長さは４０μｍとし、幅は２０μｍとする。従って、アライメントマーク８ａとアライメント用遮光部２１ｃとの間のマージンは、いずれの方向においても１０μｍ程度である。なお、この露光の際に、両面アライナーを用いて、図２Ｂに示すように、アライメントマーク８ａとアライメント用遮光部２１ｃとの位置合わせを行う。

次いで、図１Ｑに示すように、電気めっき法により、レジストパターン５５を除く領域において、シード層１２上に厚さが３．２μｍ程度のＮｉ層１３を形成する。Ｎｉ層１３の形成は、例えば５０℃〜６０℃の温浴槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。

その後、図１Ｒに示すように、レジストパターン５５を除去する。続いて、イオンミリングを行うことにより、Ｎｉ層１３から露出しているシード層１２を除去する。この時、Ｎｉ層１３も若干削られ、その厚さが３μｍ程度となる。シード層１２を構成するＴｉ層１２ａのミリングレートは１５ｎｍ／分程度であり、Ｎｉ層のミリングレートは２５ｎｍ／分程度であり、Ｃｕ層１２ｂのミリングレートは５３ｎｍ／分程度である。

次いで、図１Ｓに示すように、Ｎｉ層１３をメタルマスクとして絶縁性基板１のドライエッチングを行うことにより、ビアホール１ｓを形成する。このドライエッチングでは、フッ化物系ガス、例えば六弗化硫黄（ＳＦ₆）ガス及び酸素（Ｏ₂）ガスの混合ガスを用いる。また、ＩＣＰドライエッチング装置を用い、アンテナパワーを２ｋＷとし、バイアスパワーを０．２ｋＷとする。この場合の絶縁性基板１とＮｉ層１３との間のエッチング選択比は１００程度である。また、絶縁性基板１とＧａＮ層２との間のエッチング選択比は４７程度である。

なお、ＳｉＣからなる絶縁性基板１のドライエッチングレートの面内分布が大きいため、ここではオーバーエッチングを行うことが好ましい。例えば、絶縁性基板１のドライエッチングレートのばらつき（面内分布）が±３％程度であると見積もって、深さが１５０μｍのビアホール１ｓを形成するために５％のオーバーエッチング（７．５μｍのＳｉＣのエッチング量に相当）を行う。

ビアホール１ｓの形成の際には、アライメントマーク８ａに向かって延びる開口部１ｈも形成される。しかし、エッチングストッパとして機能するＮｉ層８が絶縁性基板１の直近に位置しているのに対し、アライメントマーク８ａと絶縁性基板１との間にはＧａＮ層２及びｎ型ＡｌＧａＮ層３が存在するため、５％のオーバーエッチングを行ったとしても、開口部１ｈはアライメントマーク８ａまで到達しない。なぜなら、３％の面内分布及び５％のオーバーエッチングを考慮しても、ＳｉＣ基板１の理論上のエッチング量は最大で１６２μｍ程度であり、かつ、絶縁性基板１とＧａＮ層２との間のエッチング選択比が４７程度であるため、ＧａＮ層２のエッチング量は最大で０．２６μｍ程度にしかならないからである。

ビアホール１ｓの形成の後、図１Ｔに示すように、ビアホール１ｓ内、開口部１ｈ内及びＮｉ層１３上にレジスト層５６を形成する。

次いで、図１Ｕに示すように、レジスト層５６に対して露光及び現像を行うことにより、ビアホール１ｓ内及び開口部１ｈ内のみにレジスト層５６を残存させる。この残存したレジスト層５６が保護層として機能する。

その後、図１Ｖに示すように、アルゴンイオンを用いたイオンミリング、及び／又は希硝酸を用いたウェットエッチング等を行うことにより、Ｎｉ層１３及びシード層１２を除去する。Ｎｉ層１３のミリングレートは２５ｎｍ／分程度であり、希硝酸を用いたウェットエッチングレートは５０ｎｍ／分程度である。

続いて、図１Ｗに示すように、レジスト層５６を除去する。その後、イオンミリングを行うことにより、ビアホール１ｓ及び開口部１ｈから露出しているシード層７を除去する。シード層７を構成するＴｉ層のミリングレートは１５ｎｍ／分程度であり、Ｎｉ層のミリングレートは２５ｎｍ／分程度であり、Ｃｕ層のミリングレートは５３ｎｍ／分程度である。次いで、絶縁性基板１の裏面側の全面にシード層１４として、Ｔｉ層、Ｐｔ層及びＡｕ層の積層体をスパッタリング法により形成する。Ｔｉ層の厚さは１０ｎｍ程度であり、Ｐｔ層の厚さは５０ｎｍ程度であり、Ａｕ層の厚さは２００ｎｍ程度である。

その後、図１Ｘに示すように、電気めっき法により、シード層１４上に厚さが１０μｍ程度のＡｕ層１５を形成する。Ａｕ層１５の形成は、例えば５５℃〜６５℃のＡｕめっき槽中で行う。この場合のめっきレートは０．５μｍ／分程度となる。Ａｕ層１５及びシード層１４からビア配線１６が構成される。なお、電気めっき法によりＡｕ層１５を、直径が１００μｍ程度、深さが１５０μｍ程度のビアホール１ｓ内に形成する場合、Ａｕ層１５はビアホール１ｓの底部及び側部のみに形成され、ビアホール１ｓは完全には埋め込まれない。

続いて、図１Ｙに示すように、絶縁性基板１の表裏を反転させ、表面保護層１１を除去する。そして、必要に応じて配線（図示せず）等を形成してＧａＮ系ＨＥＭＴを完成させる。

このような製造方法では、ビアホール１ｓの形成の際に、エッチングストッパとして機能するシード層７及びＮｉ層８の底部が絶縁性基板１のビアホール１ｓが形成される領域と接しており、これらの間にＧａＮ層２及びｎ型ＡｌＧａＮ層３が介在しないため、オーバーエッチングを行っても、ＧａＮ層２及びｎ型ＡｌＧａＮ層３が過剰にエッチングされることがない。そして、Ｎｉ層８が厚いため、オーバーエッチングによってＮｉ層８が消失することがなく、Ｎｉ層８はエッチングストッパとして確実に機能する。

また、上述のように、開口部１ｈがアライメントマーク８ａまで到達することがないため、位置合わせのずれ又はエッチングの拡がり等が生じたとしても、これを起因としてアライメントマーク８ａが離脱することはない。従って、アライメントマーク８ａの離脱に伴う歩留まりの低下を防止することができる。

従って、本実施形態によれば、オーバーエッチングにより得られる高い歩留まりを確保しながら、Ｎｉ層８をエッチングストッパとして確実に機能させることができる。このため、高い歩留まりを得ることが可能となり、製造コストが低減される。

なお、表面保護層１１の除去後では、絶縁性基板１の表面側から見たレイアウトは図３Ａのようになり、裏面側から見たレイアウトは図３Ｂのようになる。つまり、図１Ｙには図示されていないが、図３Ａに示すように、ゲート電極４ｇに接続されるＡｕ層１０も存在する。なお、図３Ａに示すレイアウトは単純なものであるが、マルチフィンガーゲート構造を採用すれば、出力を向上させることができる。また、抵抗体及びキャパシタ等も実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。

（第２の実施形態）
次に、第２の実施形態について説明する。ＳｉＣ等には、所定時間のエッチングにより形成される開口部の深さが、当該開口部の大きさに依存しているという性質があり、第２の実施形態では、このような性質を利用する。

ここで、本願発明者が行った上記の性質に関する実験について説明する。この実験では、ＳｉＣ基板上に種々の幅のライン状の開口パターンを備えたメタルマスクを形成し、所定時間のエッチングを行った。そして、開口パターンの幅（ライン幅）とエッチング深さとの関係を調査した。この結果を規格化して図４Ａに示す。なお、エッチングの所定時間を時間ｔ１、ライン幅を１５０μｍとしたときにはエッチング深さが１０６μｍとなり、エッチングの所定時間を時間ｔ２、ライン幅を１５０μｍとしたときにはエッチング深さが１４９μｍとなった。また、図４Ａの縦軸は、ライン幅を１５０μｍとしたときのエッチング深さ（上記の１０６μｍ、１４９μｍ）に対する種々のライン幅のエッチング深さの比を示している。

図４Ａに示すように、ライン幅が狭くなるに連れて、エッチング深さの比は徐々に小さくなった。このことは、ライン幅が狭くなるほど、エッチング深さが浅くなったことを示している。

そして、図４Ａに示すグラフの横軸をアスペクト比に換算すると、図４Ｂに示すグラフが得られる。ここでいうアスペクト比とは、ＳｉＣ基板に形成された開口部の幅に対する深さの比をいう。

図４Ｂに示すように、アスペクト比が大きくなるに連れて、エッチング深さの比は小さくなった。このことは、アスペクト比が大きくなるほど、エッチング深さが浅くなったことを示している。また、５〜１０程度のアスペクト比では、エッチング深さの比は約０．９２となった。このことは、アスペクト比を５以上とした場合には、８％のオーバーエッチングを行っても、厚さが１５０μｍのＳｉＣ基板を開口部が貫通できないことを意味している。また、１０以上のアスペクト比では、エッチング深さの比は０．９以下となった。このことは、オーバーエッチングの量を更に増加させても、開口部がＳｉ基板を貫通しにくいことを意味している。従って、基板の厚さに対する線状の開口部の幅の比を１／５以下とすることが好ましく、１／１０以下とすることがより好ましいといえる。

上述のように、第２の実施形態ではこのような性質を利用する。図５Ａ乃至図５Ｅは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。

先ず、第１の実施形態と同様にして、レジストパターン５１を用いたコンタクトホール５ｓ及び５ｄの形成までの処理を行う（図１Ａ〜図１Ｃ）。次いで、レジストパターン５１を除去し、図５Ａに示すように、絶縁性基板１の表面側の全面にシード層７を形成する。

その後、図５Ｂに示すように、開口部５３ｓ及びアライメントマーク用の開口部５３ｂを備えたレジストパターン５３をシード層７上に形成する。なお、開口部５３ｓ及び５３ｂは不活性領域９２内に位置させる。また、開口部５３ｂの平面形状は十字型とし、その中心から延びる４つの各線状の部分の長さは４５μｍとし、幅は３５μｍとする。つまり、開口部５３ｂは第１の実施形態における開口部５３ａよりも小さなものとする。

続いて、図５Ｃに示すように、電気めっき法により、開口部５３ｓ内において、シード層７上にＮｉ層８をエッチングストッパとして形成すると共に、開口部５３ｂ内にアライメントマーク８ｂを形成する。開口部５３ｂが開口部５３ａよりも小さいため、アライメントマーク８ｂもアライメントマーク８ａより小さくなる。

次いで、第１の実施形態と同様にして、レジストパターン５３の除去からフォトレジスト膜５５ｆの形成までの処理を行う（図１Ｉ〜図１Ｏ）。なお、本実施形態では開口部６を形成していないため、これに伴って、図５Ｄに示すように、Ａｕ層１０に第１の実施形態よりも大きな段差が生じる。

その後、図５Ｄに示すように、透光部２１ａ、ビア用遮光部２１ｂ及びアライメント用遮光部２１ｄ（アライメント用パターン）を備えたフォトマスク（レチクル）２１を用いたフォトレジスト膜５５ｆの露光及び現像を行うことにより、フォトレジスト膜５５ｆからビアホール形成用のレジストパターン５５を形成する。アライメント用遮光部２１ｄの平面形状は十字型とし、その中心から延びる４つの各線状の部分の長さは３５μｍとし、幅は１５μｍとする。つまり、アライメント用遮光部２１ｄは第１の実施形態におけるアライメント用遮光部２１ｃよりも小さなものとする。また、アライメントマーク８ｂとアライメント用遮光部２１ｄとの間のマージンは、いずれの方向においても、第１の実施形態と同様に、１０μｍ程度である。なお、この露光の際に、両面アライナーを用いて、アライメントマーク８ｂとアライメント用遮光部２１ｄとの位置合わせを行う。

続いて、第１の実施形態と同様にして、Ｎｉ層１３の形成からシード層１２の選択的な除去までの処理を行う（図１Ｑ〜図１Ｒ）。次いで、図５Ｅに示すように、Ｎｉ層１３をメタルマスクとして絶縁性基板１のドライエッチングを行うことにより、ビアホール１ｓを形成する。この時、アライメントマーク８ｂに向かって延びる開口部１ｉも形成される。但し、５％のオーバーエッチングを行ったとしても、開口部１ｉはアライメントマーク８ｂまで到達しない。なぜなら、Ｎｉ層１３に形成されている開口部の幅が１５μｍであり、絶縁性基板１の厚さが１５０μｍであり、開口部１ｉが絶縁性基板１を貫通したとしても、そのアスペクト比は１０となるからである。つまり、開口部１ｉの深さは、３％の面内分布及び５％のオーバーエッチングを考慮しても、最大で１４６μｍであるため、開口部１ｉがアライメントマーク８ｂまで到達しない。なお、仮に開口部１ｉの幅を３０μｍ（アスペクト比：５）としても、その深さは最大で１４９μｍとなるため、この場合でも開口部１ｉはアライメントマーク８ｂまで到達しない。

なお、例えば、絶縁性基板１のドライエッチングでは、六弗化硫黄（ＳＦ₆）ガス及び酸素（Ｏ₂）ガスの混合ガスを用い、ＧａＮ層２及びｎ型ＡｌＧａＮ層３のドライエッチングでは、Ｃｌ₂系ガスを用いる。

ビアホール１ｓの形成の後、第１の実施形態と同様にして、レジスト層５６の形成から後の処理を行い、ＧａＮ系ＨＥＭＴを完成させる（図１Ｔ〜図１Ｙ）。

このような製造方法では、ビアホール１ｓの形成に伴って開口部１ｉが形成されるが、過度のオーバーエッチングを行わない限りは、この開口部１ｉがアライメントマーク８ｂまで到達することがないため、位置合わせのずれ又はエッチングの拡がり等が生じたとしても、これを起因としてアライメントマーク８ｂが離脱することはない。従って、アライメントマーク８ｂの離脱に伴う歩留まりの低下を防止することができる。

また、開口部１ｉの延伸の抑制のために、アライメント用遮光部２１ｄをアライメント用遮光部２１ｃよりも小さくしているが、これを見込んでアライメントマーク８ｂもアライメントマーク８ａよりも小さくしているため、第１の実施形態と同程度の精度で位置合わせを行うことも可能である。

従って、本実施形態によっても、高い歩留まりを得ることが可能となり、製造コストが低減される。

なお、絶縁性基板１の厚さに対する開口部１ｉ及びアライメント用遮光部２１ｃの幅の上限は、ビアホール１ｓの深さ及び両面アライナーの解像度に依存し、従来の深さ及び解像度を考慮すると、２００程度である。但し、さらに高い解像度が得られる両面アライナー機構のついたステッパ又は電子線露光装置等を用いれば、アスペクト比をより高くすることも可能である。そして、アスペクト比が高くなればなるほど、上述のエッチング深さの差が大きくなるという効果が顕著となる。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、第１の実施形態と第２の実施形態とを組み合わせたものである。図６Ａ乃至図６Ｄは、第３の実施形態に係るＧａＮ系ＨＥＭＴ（半導体装置）を製造する方法を工程順に示す断面図である。

先ず、第１の実施形態と同様にして、シード層７の形成までの処理を行う（図１Ａ〜図１Ｆ）。次いで、図６Ａに示すように、第２の実施形態と同様にして、開口部５３ｓ及び開口部５３ｂを備えたレジストパターン５３をシード層７上に形成する。

その後、図６Ｂに示すように、電気めっき法により、開口部５３ｓ内において、シード層７上にＮｉ層８をエッチングストッパとして形成すると共に、開口部５３ｂ内にアライメントマーク８ｂを形成する。開口部５３ｂが開口部５３ａよりも小さいため、アライメントマーク８ｂもアライメントマーク８ａより小さくなる。

続いて、第１の実施形態と同様にして、レジストパターン５３の除去からフォトレジスト膜５５ｆの形成までの処理を行う（図１Ｉ〜図１Ｏ）。次いで、図６Ｃに示すように、第２の実施形態と同様にして、透光部２１ａ、ビア用遮光部２１ｂ及びアライメント用遮光部２１ｄを備えたフォトマスク（レチクル）２１を用いたフォトレジスト膜５５ｆの露光及び現像を行うことにより、フォトレジスト膜５５ｆからレジストパターン５５を形成する。この露光の際に、両面アライナーを用いて、アライメントマーク８ｂとアライメント用遮光部２１ｄとの位置合わせを行う。

その後、第１の実施形態と同様にして、Ｎｉ層１３の形成からシード層１２の選択的な除去までの処理を行う（図１Ｑ〜図１Ｒ）。続いて、図６Ｄに示すように、Ｎｉ層１３をメタルマスクとして絶縁性基板１のドライエッチングを行うことにより、ビアホール１ｓを形成する。この時、アライメントマーク８ｂに向かって延びる開口部１ｊも形成される。本実施形態では、Ｎｉ層１３に形成されている開口部の幅が１５μｍであるため、開口部１ｊは、第１の実施形態における開口部１ｈよりも浅くなる。

ビアホール１ｓの形成の後、第１の実施形態と同様にして、レジスト層５６の形成から後の処理を行い、ＧａＮ系ＨＥＭＴを完成させる（図１Ｔ〜図１Ｙ）。

このような製造方法では、ビアホール１ｓの形成に伴って開口部１ｊが形成されるが、この開口部１ｊの延伸が第１の実施形態における開口部１ｈの延伸と比較して抑制される。従って、開口部１ｊのアライメントマーク８ｂまでの到達をより確実に回避することができる。従って、アライメントマーク８ｂの離脱に伴う歩留まりの低下を防止することができる。

なお、第３の実施形態において、開口部６の形成と同時にアライメントマーク用の開口部をＧａＮ層２及びｎ型ＡｌＧａＮ層３に形成してもよい。この場合でも、図７に示すように、開口部１ｊがアライメントマーク８ｂまで到達しない。また、アライメントマーク８ｂとＳｉＮ層５との間の段差が緩和される。

また、ＧａＮ層２及びｎ型ＡｌＧａＡｓ層３に代えてＳｉＣ層を用いてＳｉＣ系ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）を構成してもよい。この場合、絶縁性基板１とＳｉＣ層との間のエッチング選択比を大きく確保しにくいため、図８に示すように、第２の実施形態と同様の処理を行うことが好ましい。なお、第１の実施形態及び第３の実施形態でも、開口部６の深さの制御が可能であれば、このようなＳｉＣ系ＭＥＳＦＥＴを構成することができる。また、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成してもよい。

更に、絶縁性基板１上の化合物半導体層として他の材料からなるものを用いてもよい。また、絶縁性基板１としてサファイア基板等を用いてもよく、また、基板として絶縁性基板１に代えて導電性基板又は半絶縁性基板等を用いてもよい。

また、配線及びシード層等の材料も限定されない。特にシード層については、ビアホール１ｓを２μｍ／分以上のエッチングレートで形成する場合には、Ｔｉに代えてＴａを用いることが好ましい。Ｔｉを用いた場合にはビアホール１ｓの上端部及び下端部に絶縁性の変質層が形成されることがあるが、Ｔａを用いた場合には変質層の形成が抑制されるからである。

なお、いずれの実施形態においても、図９Ａに示すように、アライメントマーク５８をウェハ５１に対するステッパの１ショット毎に設けてもよい。この場合、１ショットにより形成される１ショット領域５２毎にアライメントマーク５８が含まれることになる。従って、フォトマスク（レチクル）にも、各アライメントマーク５８に整合するアライメント用遮光部を設けておくことが好ましい。また、図９Ｂに示すように、アライメントマーク５８をウェハ５１に対するステッパの特定のショットのみに設けてもよい。この場合、一部の１ショット領域５２にアライメントマーク５８が含まれることになる。従って、フォトマスク（レチクル）にも、これらのアライメントマーク５８に整合するアライメント用遮光部を設けておくことが好ましい。なお、１ショットで２以上のアライメントマークが形成されてもよい。

第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｅに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｆに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｇに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｈに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｉに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｊに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｋに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｌに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｍに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｎに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｏに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｐに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｑに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｒに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｓに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｔに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｕに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｖに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｗに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図１Ｘに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 アライメントマーク８ａの平面形状を示す図である。 アライメントマーク８ａとアライメント用遮光部２１ｃとの位置合わせを示す図である。 第１の実施形態における表面側のレイアウトを示す図である。 第１の実施形態における裏面側のレイアウトを示す図である。 ライン幅とエッチング深さの比との関係を示すグラフである。 アスペクト比とエッチング深さの比との関係を示すグラフである。 第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図５Ａに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図５Ｂに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図５Ｃに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図５Ｄに引き続き、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ａに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ｂに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 図６Ｃに引き続き、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を示す断面図である。 第３の実施形態の変形例を示す断面図である。 第２の実施形態の変形例を示す断面図である。 １ショットとアライメントマークとの関係を示す図である。 １ショットとアライメントマークとの他の関係を示す図である。 ビアホールを形成する従来の方法を示す断面図である。 図１０Ａに引き続き、ビアホールを形成する従来の方法を示す断面図である。 図１０Ｂに引き続き、ビアホールを形成する従来の方法を示す断面図である。 図１０Ｃに引き続き、ビアホールを形成する従来の方法を示す断面図である。 図１０Ｄに引き続き、ビアホールを形成する従来の方法を示す断面図である。 図１０Ｅに引き続き、ビアホールを形成する従来の方法を示す断面図である。 従来の方法における問題点を示す図である。

符号の説明

１：絶縁性基板
１ｓ：ビアホール
１ｈ、１ｉ、１ｊ：開口部
２：ＧａＮ層
３：ｎ型ＡｌＧａＮ層
４ｄ：ドレイン電極
４ｇ：ゲート電極
４ｓ：ソース電極
６：開口部
８：Ｎｉ層
８ａ、８ｂ：アライメントマーク
１０：Ａｕ層
１５：Ａｕ層
１６：ビア配線
２１：フォトマスク
２１ａ：透光部
２１ｂ：ビア用遮光部
２１ｃ、２１ｄ：アライメント用遮光部
３１：ＳｉＣ層

Claims (8)

1. 基板上に化合物半導体層を形成する工程と、
   前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
   前記化合物半導体層に、少なくとも前記基板の表面まで到達する開口部を形成する工程と、
   前記開口部内に前記ソース電極に接続される導電性エッチングストッパを形成すると共に、前記化合物半導体層上にアライメントマークを形成する工程と、
   前記基板の裏面にフォトレジスト膜を形成する工程と、
   前記アライメントマークを基準として、ビア用パターン及びアライメント用パターンが設けられたフォトマスクの位置合わせを行う工程と、
   前記フォトマスクを用いて前記フォトレジスト膜からビアホール形成用レジストパターンを形成する工程と、
   前記ビアホール形成用レジストパターンを用いて、前記基板に、その裏面側から前記導電性エッチングストッパまで到達するビアホールを形成する工程と、
   前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記基板の厚さに対する前記アライメント用パターンの幅の比を１／５以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 基板上に化合物半導体層を形成する工程と、
   前記化合物半導体層上にゲート電極、ソース電極及びドレイン電極を形成する工程と、
   前記化合物半導体層上に、前記ソース電極に接続される導電性エッチングストッパ及びアライメントマークを形成する工程と、
   前記基板の裏面にフォトレジスト膜を形成する工程と、
   前記アライメントマークを基準として、ビア用パターン及び線状のアライメント用パターンが設けられたフォトマスクの位置合わせを行う工程と、
   前記フォトマスクを用いて前記フォトレジスト膜からビアホール形成用レジストパターンを形成する工程と、
   前記ビアホール形成用レジストパターンを用いて、前記基板及び前記化合物半導体層に、その裏面側から前記導電性エッチングストッパまで到達するビアホールを形成する工程と、
   前記ビアホール内から前記基板の裏面にわたってビア配線を形成する工程と、
   を有し、
   前記基板及び前記化合物半導体層の総厚さに対する前記アライメント用パターンの幅の比を１／５以下とすることを特徴とする半導体装置の製造方法。
4. 前記導電性エッチングストッパ及び前記アライメントマークを互いに同一の導電層から形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記基板としてＳｉＣ基板を用い、前記化合物半導体層として窒化物半導体層を用いることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. ビアホールが形成された基板と、
   前記基板上に形成された化合物半導体層と、
   前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
   前記ビアホール内から前記基板の裏面にわたって形成されたビア配線と、
   を有し、
   前記化合物半導体層には、前記ビア配線まで到達する開口部が形成されており、この開口部内に前記ソース電極に接続された導電性エッチングストッパが形成され、
   更に、前記化合物半導体層上に形成されたアライメントマークを有することを特徴とする半導体装置。
7. ビアホールが形成された基板と、
   前記基板上に形成された化合物半導体層と、
   前記化合物半導体層上に形成されたゲート電極、ソース電極及びドレイン電極と、
   前記ビアホール内から前記基板の裏面にわたって形成されたビア配線と、
   前記化合物半導体層上に形成された導電性エッチングストッパ及びアライメントマークと、
   を有し、
   前記基板には、前記ビアホールと平行してその裏面から前記アライメントマークに向かって延びる線状の開口部が形成されており、
   前記基板の厚さに対する前記開口部の幅の比は１／５以下となっていることを特徴とする半導体装置。
8. 前記導電性エッチングストッパ及び前記アライメントマークは同一の導電層から形成されていることを特徴とする請求項６又は７に記載の半導体装置。

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