JP2003347407A

JP2003347407A - マイクロ波集積回路素子

Info

Publication number: JP2003347407A
Application number: JP2003122796A
Authority: JP
Inventors: Toru Sugiyama; 亨杉山; Yasuhiko Kuriyama; 保彦栗山; Hiromi Fuchida; 裕美渕田; Naoko Ono; 直子小野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-14
Filing date: 2003-04-25
Publication date: 2003-12-05
Anticipated expiration: 2018-03-12
Also published as: JP4330919B2

Abstract

(57)【要約】【課題】マイクロ波集積回路において、プローブヘッド
とＩ/Ｏパッドとの接触位置のばらつきを防止する。【解決手段】半導体基板の中央領域に形成された少なく
とも信号線およびＧＮＤ線を有する伝送線路を備えた回
路形成部と半導体基板外部との電気的接続を行うための
前記信号線用Ｉ／Ｏパッドと、ＧＮＤ線用Ｉ／Ｏパッド
とを有するマイクロ波集積回路素子において、信号線用
Ｉ／Ｏパッド先端部に突起パターンもしくはガイドパタ
ーンを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ミリ波、マイクロ
波等の超高周波帯信号を搬送波として使用するマイクロ
波集積回路素子に関する。

【０００２】

【従来の技術】近年、通信用周波数資源が枯渇している
ため、ミリ波（３０ＧＨｚ以上）のような超高周波を使
用する要求が高まっている。この際、重要なことはこれ
らの超高周波信号処理モジュールをいかに小型化する
か、いかに製造コストを安価にできるかという点であ
る。

【０００３】多くの場合、モジュールを小型化するた
め、同一半導体チップ上にＨＥＭＴ（High Electron Mo
bility Transistor）等の能動素子やキャパシタ、抵抗
等を含む集中定数回路や分布定数回路等（図示省略）を
集積化したＭＭＩＣ（Monolithic Microwave Integrate
d Circuit ）チップが用いられる。

【０００４】通常、小型のＭＭＩＣチップでは、マイク
ロストリップ線路構造で分布定数回路が構成されてい
る。マイクロストリップ線路構造とは、面状のＧＮＤ線
（接地導体）と面状もしくは帯状の信号線とを誘電体層
を介して対向させた構造をいう。

【０００５】従来は、誘電体層としてＭＭＩＣチップの
母体基板であるガリウム砒素（ＧａＡｓ）基板そのもの
を用い、ＧａＡｓ基板裏面にＧＮＤ線を形成し、基板表
面に信号線を形成する構成を採用する方法が主流であっ
た。しかし、この構成を得るためには、通常６５０μｍ
程度の厚みを有するＧａＡｓ基板を５０μｍ程度まで研
磨する必要があり、基板の強度に問題が生じていた。ま
た、基板裏面に形成されたＧＮＤ線と基板表面に形成さ
れた回路とを電気的に接続するためにはＧａＡｓ基板に
ビアホールを形成する工程が必要であるが、基板の厚み
が５０μｍもあるため容易な工程ではなかった。

【０００６】そこで、最近ではマイクロストリップ線路
をＧａＡｓ基板上に形成した薄膜で構成する構造が提案
されている。この構造では、ＧａＡｓ基板を研磨した
り、基板にビアホールを形成する必要がないため、製造
工程が上述した方法より容易となる。

【０００７】図１６は、この薄膜型のマイクロストリッ
プ線路構造を有するＭＭＩＣチップの一部断面図であ
る。同図に示すように、ＧａＡｓ基板５１０主表面上
に、ＨＥＭＴ等の能動素子や、集中定数回路とともに、
ＧＮＤ線５２０が形成されている。なお、同図面中、便
宜的にＨＥＭＴについてはＴ型ゲート５３０のみを示し
ており、集中定数回路は図示を省略している。

【０００８】ＧａＡｓ基板５１０上には、樹脂材料によ
る誘電体層５４０が形成されており、この誘電体層５４
０の表面上に信号線５５０が形成されている。このＧＮ
Ｄ線５２０、誘電体層５４０および信号線５５０でマイ
クロストリップ線路構造が構成されている。

【０００９】

【発明が解決しようとする課題】マイクロストリップ線
路の特性インピーダンスは、誘電体層の誘電率、厚みお
よび線路を構成する信号線幅によって決まる。例えば、
図１６に示す薄膜型のマイクロストリップ線路構造にお
いて、誘電体材料としてポリイミド等の樹脂を用いた場
合は、一般的に用いられる５０Ωの特性インピーダンス
を得るためには、誘電体層５４０の膜厚を１０μｍ以上
にしなければ、信号線の幅が狭すぎて損失が大きくなっ
てしまう。

【００１０】図１６に示す構造においても、基板表面上
に形成された集中定数回路と誘電体層５４０上に形成さ
れる信号線５５０とを電気的に接続するため、誘電体層
５４０にはビアホール５４５を形成する必要がある。

【００１１】しかし、同図にも示すように１０μｍ以上
の厚い誘電体層５４０にビアホールを形成する場合、ビ
アホールの径は必然的に大きくならざるを得ない。ビア
ホールが形成される領域には、通常分布定数回路や集中
定数回路は形成されないため、その分チップ面積を広げ
る必要が生じる。このように、誘電体層５４０に形成さ
れたビアホールの存在は、ＭＭＩＣチップの小型化を図
ろうとする上で障害となりうる。

【００１２】図１７（ａ）は、上述するような薄膜型マ
イクロストリップ構造を有するＭＭＩＣチップの一般的
な平面上のＩ／Ｏパッドのレイアウトを示す。同図に示
すように、ＧａＡｓ基板５１０中央の主表面領域にはＨ
ＥＭＴ等の能動素子を含む集中定数回路、および上記マ
イクロストリップ線路で構成される分布定数回路等が形
成される薄膜回路形成部となる。この領域は、丁度マイ
クロストリップ線路を構成する誘電体層５６０の形成領
域と一致する。また、その外周囲には、複数のＩ／Ｏパ
ッド６００、６１０が形成される。

【００１３】同図中外側の破線で囲む領域５４０Ｒは、
ＧａＡｓ基板上に形成された面状のＧＮＤ線の形成領域
を示す。Ｉ／Ｏパッド６００はＧＮＤ線に電気的に接続
されており、Ｉ／Ｏパッド６１０は信号線に電気的に接
続されている。同図中内側に示す破線で囲む領域５６０
Ｒは、マイクロストリップ線路を構成する誘電体層５６
０の形成領域を示す。

【００１４】図１７（ｂ）は、図１７（ａ）に示す破断
線Ａ−Ａ’における断面を示す。図１７（ｃ）は、図１
７（ｂ）に示すチップ端縁部の等価回路である。

【００１５】図１７（ｂ）に示すように、ＭＭＩＣチッ
プの端部には、例えば図１７（ｃ）に示すように、分布
定数ＬＩＮＥ、抵抗Ｒ、キャパシタＣとが直列に接続さ
れ、キャパシタＣの一方の電極が接地される回路が、薄
膜パターンで形成されている。

【００１６】薄膜回路形成部内の最も外側に配置される
キャパシタＣの下部電極の延長部は、Ｉ／Ｏパッドの下
層電極となっている。Ｉ／Ｏパッドの下層電極上には上
層電極が積層されており、上層電極の表面は、ワイヤボ
ンディングを行うため露出されている。

【００１７】チップとそのチップが実装されるパッケー
ジとの電気的な接続は、通常ワイヤボンディング法を用
いて行われる。この場合、Ｉ／Ｏパッドはボンディング
パッドとなる。これらのＩ／Ｏパッドが、チップ上の最
も外側の枠状領域に配置されるのは、ワイヤボンディン
グの作業性が考慮されるからである。また、各パッド
は、ボンディングワイヤ径に対し十分大きな面積を得る
ため、一般的に約５０μｍ〜７０μｍ□程度の広さを必
要とする。ＭＭＩＣチップ上でのＩ／Ｏパッドの占有面
積はトランジスタ等の部品と比較しかなり大きいもので
あり、チップの小型化を図る上で、問題となりうる。

【００１８】Ｉ／Ｏパッドと関係し、ＭＭＩＣモジュー
ルを実用化する上では、次のような別の問題も発生す
る。

【００１９】通常、チップをパッケージに固定し、ボン
ディングワイヤで電気的接続を行う前に、各ＭＭＩＣチ
ップの特性をチェックするために、ネットワークアナラ
イザを用いた周波数特性の測定が行われる。

【００２０】図１８（ａ）は、この測定の様子を示す平
面図である。同図に示すように、測定に際しては、ネッ
トワークアナライザに接続されたプローブヘッド６００
をチップ上に設けられた測定用のＩ／Ｏパッドに直接接
触させる必要がある。通常、プローブヘッドとしては信
号線Ｓの両脇にグランドＧがある３端子のタイプを使用
し、まず、各端子を各々のパッドの端部にあて、さらに
中心部にすべらせるように移動させ、そこで測定を行
う。使用するプローブヘッドとしては、測定時の寄生成
分を少なく抑えるため、３端子先端のピッチが比較的小
さいサイズのものが選択される。特に、ＭＭＩＣのよう
に、高周波信号が使用されるものに対する測定では、よ
りピッチを狭くする必要がある。

【００２１】しかし、上述するように測定用パッドの面
積は、５０μｍ□〜７０μｍ□の大きさが必要であり、
プローブヘッドのピッチに比較しその面積は大きい。プ
ローブヘッドに対する測定用パッドの面積が大きいと、
プローブを当てる位置を特定しにくいため測定毎にプロ
ーブヘッドの測定位置がばらつきやすくなる。測定位置
のばらつきは測定結果のばらつきに反映される。特に、
測定周波数がＭＭＩＣの使用周波数のように数十ＧＨｚ
以上の高周波帯域になると、わずかな測定位置のずれが
測定結果に大きく反映し、測定値の再現性が顕著に悪化
する。

【００２２】自動的に接触点の位置決めを行う場合は、
そのばらつきはある程度くい止められるが、開発段階は
もとより、生産段階においても手動での測定を必要とす
るケースは少なくない。手動での測定では、上述のよう
な測定毎の接触点の位置ずれは大きな問題となる。

【００２３】図１９は、従来のＩ／Ｏパッドパターンを
有するＭＭＩＣの高周波特性を上述の方法で測定した結
果の一例を示す。７０μｍ□の測定用Ｉ／Ｏパッドの２
カ所をプローブヘッドの接触位置とし、各接触位置に基
づく異なる測定位置での通過特性（Ｍ１，Ｍ２）と位相
特性（Ｍ１’、Ｍ２’）を示した。周波数が６０ＧＨｚ
のとき位相ずれが約１５度あり、通過特性のバラツキ
は、最大、絶対量の３倍以上にも及ぶことがわかる。こ
のような測定結果の差は、ＭＭＩＣの特性評価における
信頼性の低下にも関わってくる。

【００２４】上述する課題に鑑み、本発明の目的は、Ｉ
/Ｏパッドを用いた信頼性の高い特性評価が可能なマイ
クロ波集積回路素子を提供することである。

【００２５】

【課題を解決するための手段】本発明のマイクロ波集積
回路素子の第１の特徴は、半導体基板と、前記半導体基
板の中央領域に形成された少なくとも信号線およびＧＮ
Ｄ線を有する伝送線路を備えた回路形成部と、前記回路
形成部と前記半導体基板外部との電気的接続を行うため
の前記信号線用Ｉ／Ｏパッドと前記ＧＮＤ線用Ｉ／Ｏパ
ッドとを有するマイクロ波集積回路素子において、前記
信号線用Ｉ／Ｏパッドが、該信号線用Ｉ／Ｏパッド先端
部に突起パターンよりなる一部領域を有することを特徴
とする。

【００２６】本発明のマイクロ波集積回路素子の第２の
特徴は、半導体基板と、前記半導体基板の中央領域に形
成された少なくとも信号線およびＧＮＤ線を有する伝送
線路を備えた回路形成部と、前記回路形成部と前記半導
体基板外部との電気的接続を行うための前記信号線用Ｉ
／Ｏパッドと前記ＧＮＤ線用Ｉ／Ｏパッドとを有するマ
イクロ波集積回路素子において、前記信号線用Ｉ／Ｏパ
ッドに隣接して、該信号線用Ｉ／Ｏパッド内の一部領域
を特定できるガイドパターンを有することである。

【００２７】上記第１または第２の特徴によれば、当該
素子の周波数特性測定を行う際、測定装置の有するプロ
ーブ端子を接触させる領域を上記一部領域とすれば、こ
の領域を、肉眼もしくはパターン認識等で容易に特定で
きる。よって、測定ごとの測定位置のばらつきを抑制
し、再現性の良好な精度の高い測定を行うことが可能と
なる。

【００２８】なお、上記第１または第２の特徴を有する
マイクロ波集積回路において、前記一部領域は、プロー
ブ端子を有する周波数特性測定装置を用いて前記マイク
ロ波集積回路素子の特性を測定する際の前記プローブ端
子の接触領域であり、前記プローブ端子の幅の２／５以
上、かつ前記プローブ端子の幅以下の長さを一辺とする
正四辺形に相当する面積を有することが好ましい。ある
いは、前記一部領域が、３０μｍ以上５０μｍ以下の長
さを一辺とする正四辺形に相当する面積を有することが
好ましい。

【００２９】本発明のマイクロ波集積回路の第３の特徴
は、上記本発明の第１または第２の特徴を有するマイク
ロ波集積回路素子において、前記半導体基板表面に形成
された第１回路と、前記第１回路上に形成された第１絶
縁体層と、前記第１絶縁体層上に形成され、前記第１絶
縁体層を介して、前記第１回路の少なくとも一部に重複
するように形成された第２回路とを有し、前記第１回路
は集中定数回路を有し、前記第２回路は前記第１絶縁体
層上に形成された第１導電体、前記第１導電体上に形成
された第２絶縁体層および前記第２絶縁体層上に形成さ
れた第２導電体とで構成される分布定数回路を有するこ
とである。

【００３０】本発明のマイクロ波集積回路素子の第４の
特徴は、上記第３の特徴を有するマイクロ波集積回路素
子において、前記集中回路は能動素子を含み、前記第
２回路は前記集中定数回路を含まず、前記能動素子の上
方に形成されたビアホールを介して、前記集中定数回路
に接続されていることである。

【００３１】上記第３または第４の特徴によれば、分布
定数回路と他の集中定数回路等を三次元的に形成できる
ため、チップ面積の縮小化を図ることができる。また、
微細加工が必要となる集中定数回路を含む第１回路を半
導体基板表面に形成し、第１回路と比較し微細加工の必
要性が少ない第２回路を前記絶縁体層上に形成している
ため、プロセス上の負担が少ない。さらに第１絶縁体層
と第２絶縁体層とを樹脂材料で構成すれば、より簡易な
プロセスで形成することができる。

【００３２】本発明のマイクロ波集積回路素子の第５の
特徴は、上記第３の特徴を有するマイクロ波集積回路素
子において、前記第２導電体が、複数本の帯状線路で構
成され、前記第２絶縁体層が、前記第２導電体と前記第
１回路との電気的な接続をとるために１または複数のビ
アホールを有し、前記第２絶縁体層に形成された単一の
ビアホールで、少なくとも２本以上の前記帯状線路と前
記第１回路との電気的な接続が行われることである。

【００３３】上記第５の特徴によれば、単一のビアホー
ルで複数の信号線の電気的接続を行うため、必要なビア
ホールの総数を大幅に減らすことができる。よって、チ
ップ面積を縮小化することが可能となる。

【００３４】本発明のマイクロ波集積回路素子の第６の
特徴は、上記第３または第４の特徴を有するマイクロ波
集積回路素子において、前記第１回路は一部に高速動作
回路を有し、前記第２回路は前記第１絶縁体層を介して
前記高速動作回路を除く前記第１回路と一部重複して形
成されることである。

【００３５】上記第６の特徴によれば、高速動作回路上
では、第２回路を構成する第１導電体が存在しないた
め、寄生容量が形成されない。よって、高速動作回路の
特性を良好に維持したまま、チップ面積の縮小化が可能
である。

【００３６】本発明のマイクロ波集積回路素子の第７の
特徴は、上記第１〜第６のいずれかの特徴を持つマイク
ロ波集積回路素子において、前記回路形成部の端部が、
前記Ｉ／Ｏパッドと前記回路形成部とを接続するための
配線層と、前記配線層上に形成され、前記配線層の外縁
部よりやや内側に端面を有する絶縁体層とを有し、前記
Ｉ／Ｏパッドが、前記絶縁体層の端面領域を覆うように
形成され、前記Ｉ／Ｏパッドの外縁部が前記配線層の外
縁部と接続されていることである。

【００３７】上記第７の特徴によれば、従来、回路形成
部の外側に形成されていたＩ／Ｏパッドを回路形成部の
端部に重複して形成しているため、チップ面積を大幅に
縮小化することが可能となる。

【００３８】

【発明の実施の形態】（第１の実施の形態）本発明の第
１の実施の形態について、図１〜図３（ｂ）を参照して
説明する。

【００３９】図１は、第１の実施の形態におけるＭＭＩ
Ｃチップの構造を示すチップの断面図である。

【００４０】従来の薄膜型マイクロストリップ線路構造
を有するＭＭＩＣチップの場合と同様に、母体基板であ
るＧａＡｓ基板１０表面上には、Ｔ型ゲート２０で代表
的に示しているように、ＨＥＭＴ等の能動素子ととも
に、集中定数回路に必要な部品を含む薄膜回路が形成さ
れている。

【００４１】しかし、第１の実施の形態におけるＭＭＩ
Ｃチップの構造においては、これらの集中定数回路等が
形成されたＧａＡｓ基板表面を覆うように、約１μｍ程
度の厚みの絶縁体層８０が形成され、この絶縁体層８０
の表面上にマイクロストリップ線路を構成する面状のＧ
ＮＤ線９０が形成されている。さらに、このＧＮＤ線９
０および絶縁体層８０表面を覆うように、厚い誘電体層
１００が形成されており、その誘電体層１００の表面に
信号線１１０が形成されている。このＧＮＤ線９０、誘
電体層１００および信号線１１０が、マイクロストリッ
プ線路を構成している。

【００４２】即ち、第１の実施の形態におけるＭＭＩＣ
チップの主な特徴は、マイクロストリップ線路が、集中
定数回路等とは異なる面上に独立して形成されているこ
とである。このように、マイクロストリップ線路と他の
集中定数回路等を三次元的に形成するため、チップ面積
の使用効率を飛躍的に上げることができ、チップ面積の
縮小化を図ることが可能である。

【００４３】図１に示すように、本実施の形態のＭＭＩ
Ｃチップの場合も、マイクロストリップ線路を構成する
信号線１１０と基板表面上に形成する集中定数回路との
電気的な接続を行うために、誘電体層１００にビアホー
ル１０５が開けられている。誘電体層の厚みは１０μｍ
以上必要なため、ビアホール１０５の径は大きい。しか
し、マイクロストリップ線路と集中定数回路を三次元的
に独立に形成しているため、ビアホール１０５が存在し
ても、チップ面積を縮小化する効果は十分に有効であ
る。

【００４４】以下、図２（ａ）〜図３（ｂ）を参照し
て、第１の実施の形態におけるＭＭＩＣチップの製造方
法について説明する。

【００４５】まず、図２（ａ）に示すように、ＧａＡｓ
基板１０上に従来のＨＥＭＴプロセスを用いて、ＨＥＭ
Ｔを形成する。また、回路部品に必要な電極４０等を同
時に形成しておく。なお、同図中、便宜的にＨＥＭＴに
ついてはソース電極３０ａ、ドレイン電極３０ｂおよび
Ｔ型ゲート２０のみを示し、他の構成を省略している。

【００４６】次に、ＣＶＤ法等を用いて、パッシベーシ
ョン膜として、厚さ約８０ｎｍのシリコン窒化膜（Ｓｉ
Ｎ）膜５０を基板成長表面上に形成する。その後、電極
等の取り出しに必要な箇所の開口部を形成するため、通
常のフォトリソグラフィ工程を用いてシリコン窒化膜５
０をパターニングする。基板上に、スパッタ法等を用い
てＣｒ膜を形成し、パターニングを行い薄膜抵抗６０を
形成する。

【００４７】図２（ｂ）に示すように、スパッタ法等を
用いて、チタン／金（Ｔｉ／Ａｕ）等の積層導電体を形
成し、パターニングを行い配線７０を形成する。先の工
程で形成したシリコン窒化膜５０の一部は、電極４０を
下部電極とし、配線７０を上部電極とするＭＩＭキャパ
シタの容量部分となる。その他、必要な集中定数回路等
を構成する部品を基板表面上に形成する。

【００４８】図２（ｃ）に示すように、基板成長面上に
厚さ約１μｍのベンゾシクロブテン（ＢＣＢ）等の樹脂
をスピンコートし、２５０℃の温度で硬化させ、絶縁層
８０を形成する。

【００４９】次に、図３（ａ）〜図３（ｃ）を用いて、
後続する工程を説明する。なお、便宜上、図２（ａ）〜
図２（ｃ）と図面のスケールを変えている。

【００５０】図３（ａ）に示すように、リアクティブイ
オンエッチング（ＲＩＥ）法を用いて、必要に応じ絶縁
層８０にビアホール８５を形成する。

【００５１】図３（ｂ）に示すように、絶縁層８０上に
スパッタリング法等を用いて、チタン、プラチナ、金
（Ｔｉ／Ｐｔ／Ａｕ）等からなるの積層導電体を形成
し、必要に応じてパターニングし、マイクロストリップ
線路を構成するＧＮＤ線９０を形成する。

【００５２】図３（ｃ）に示すように、基板成長表面全
面に厚さ約１０μｍの感光性ベンゾシクロブテン（ＢＣ
Ｂ）をスピンコートし、誘電体層１００を形成する。感
光性ＢＣＢを用いた場合は、通常のフォトリソグラフィ
工程を必要とせず、直接、感光性ＢＣＢにマスク露光を
行い、この後現像工程を経ることでビアホール１０５を
形成する。

【００５３】この後、誘電体層１００上にメッキ等の方
法により、Ａｕからなる信号線１１０を形成し、パター
ニングすれば、図１に示した第１の実施の形態における
ＭＭＩＣチップ構造を完成することができる。

【００５４】上述した製造方法においては、絶縁層８０
および誘電体層１００として、ＢＣＢ樹脂を用いてい
る。薄膜型マイクロストリップ線路構造においては、誘
電体層をＳｉＯ2等の無機膜で形成する方法も採用でき
るが、これらの無機膜は、膜厚が１μｍ以上となるとス
トレスによるクラックが発生しやすい等の問題が生じ
る。しかし、上述するＢＣＢやポリイミド等の樹脂材料
で誘電体層１００を形成する場合は、クラック等の発生
が少ない上、スピンコート法を用いることで、１０μｍ
程度の厚い膜を簡易な工程で形成できる。

【００５５】さらに、ＢＣＢを用いた場合は、その硬化
温度が２５０℃程度と低いため、ＧａＡｓ基板上に形成
されている電子デバイス等に温度による特性劣化をもた
らす心配も極めて少ない。また、上述するように、感光
性のＢＣＢを用いた場合は、通常のエッチング工程を必
要としないでビアホールの形成が可能であり、工程をよ
り簡略化することができる。

【００５６】又、第１の実施の形態におけるＭＭＩＣチ
ップでは、微細加工が要求されるＨＥＭＴやその他の集
中定数回路を平坦な半導体基板表面上に形成し、集中定
数回路等に比較し微細加工が特に必要とされないマイク
ロストリップ線路を絶縁層８０上に形成しているため、
プロセス上の負担も少なく、各回路の特性も保持でき
る。

【００５７】このように、第１の実施の形態によれば、
比較的簡易な工程で、チップ面積を大幅に縮小化できる
ＭＭＩＣチップを提供できる。

【００５８】なお、ＧＮＤ線９０と信号線１１０を入れ
替えた逆マイクロストリップ線路構造としても同様の効
果が期待できる。

【００５９】（第２の実施の形態）本発明の第２の実施
の形態について、図４（ａ）、図４（ｂ）を参照して説
明する。

【００６０】図４（ａ）、図４（ｂ）は、本発明の第２
の実施の形態におけるＭＭＩＣチップの構造を示す断面
図である。基本的なＭＭＩＣチップの構造は、図１に示
した第１の実施の形態におけるＭＭＩＣのチップの構造
と共通する。

【００６１】図４（ａ）に示すＭＭＩＣチップの特徴
は、ＧＮＤ線９０上に厚み約８０ｎｍのシリコン窒化
（ＳｉＮ）膜１２０を形成し、その上に感光性ＢＣＢ膜
からなる誘電体層１００を形成していることである。

【００６２】一般に樹脂材料とメタルとの密着性は良く
ないが、シリコン窒化膜１２０が、ＧＮＤ線９０と感光
性ＢＣＢ膜からなる誘電体層１００との密着性を改善す
る。また、感光性ＢＣＢ膜のかわりに、通常のＢＣＢ膜
を用いて誘電体層１００を形成した場合には、ビアホー
ルを形成するためのエッチング工程が必要となるが、こ
の際、シリコン窒化膜１２０がエッチングストッパの役
割を果たす。

【００６３】また、絶縁層８０とＧＮＤ線９０との間に
シリコン窒化膜を形成すれば、ＧＮＤ線９０と絶縁層８
０との密着性をも向上させることができる。

【００６４】図４（ｂ）に示すＭＭＩＣチップでは、さ
らに誘電体層１００上に厚み約８０ｎｍのシリコン窒化
膜１３０を形成し、その上に信号線１１０を形成してい
る。シリコン窒化膜１３０は、信号線１１０と感光性Ｂ
ＣＢ膜からなる誘電体層１００との密着性を高めるとと
もに、エッチング液に対する耐薬品性が高いため、信号
線１１０を形成するために行うＡｕのメッキ工程におい
て、基板全面に形成された給電用メタルをメッキ後、エ
ッチングで除去する際に誘電体層１００を保護する効果
をも有する。特に、耐薬品性が問題となるビアホール側
壁面において、シリコン窒化膜１３０による保護効果が
大きい。

【００６５】（第３の実施の形態）本発明の第３の実施
の形態について、図５を参照して説明する。

【００６６】図５は、本発明の第３の実施の形態におけ
るＭＭＩＣチップ上のマイクロストリップ線路のレイア
ウト例を示すチップ破断部の斜視図である。チップの断
面構造は、図１に示した第１の実施の形態におけるＭＭ
ＩＣチップの断面構造と共通する。

【００６７】同図に示すように、誘電体層１００及び絶
縁体層８０には、マイクロストリップ線路を構成する信
号線とＧａＡｓ基板表面に形成された集中定数回路等と
の電気的な接続を得るため、必要に応じいくつかのビア
ホールが形成されている。通常は、一つのビアホールで
一本の信号線の電気的な接続が行われるが、第３の実施
の形態におけるＭＭＩＣチップにおいては、誘電体層１
００に形成されたひとつのビアホールで複数本の信号線
の電気的接続を行なっている。

【００６８】図５に示すように、例えば図中奥に示すひ
とつのビアホール１０５ｂにおいて、４本の信号線１１
０ｄ〜１１０ｇと集中定数回路との電気的な接続がなさ
れている。

【００６９】既に述べたように、誘電体層１００の膜厚
が１０μｍ以上であり、絶縁体層８０に比較しかなり厚
いため、形成されるビアホールの径は、絶縁体層８０に
形成するビアホールに比較し必然的に大きくなる。ビア
ホールの径が大きいことは、チップ上におけるビアホー
ルの占有面積が高いため、チップの小型化を図る上では
不利な条件となるが、一方で、図５に示すように、絶縁
層８０に形成するビアホールを介して行う複数の信号線
の電気的接続を、誘電体層１００に形成されたひとつの
ビアホール内で行う面積的余裕が存在する。

【００７０】よって、図５に示すように、単一のビアホ
ールで複数の信号線の電気的接続を行えば、必要なビア
ホールの総数を大幅に減らすことができ、チップ面積を
縮小化することが可能となる。

【００７１】なお、単一のビアホールで電気的接続を行
う信号線の数は、特に限定されない。

【００７２】（第４の実施の形態）本発明の第４の実施
の形態について、図６を参照して説明する。

【００７３】図６は、本発明の第４の実施の形態におけ
るＭＭＩＣチップ上のマイクロストリップ線路のレイア
ウト例を示すチップ破断部の斜視図である。

【００７４】チップ断面における構造は、図１に示す第
１の実施の形態におけるＭＭＩＣチプの断面構造と共通
する。第４の実施の形態の特徴は、マイクロストリップ
線路を構成するＧＮＤ線を、高速動作が必要な集中定数
回路上には形成しないようにしていることである。な
お、ここでは１０ＧＨｚ以上の周波数信号を用いた動作
を「高速動作」と呼ぶ。

【００７５】例えば、図６中細かいドットでその存在を
示すように、マイクロストリップ線路を構成するＧＮＤ
線９０は絶縁体層８０表面上にほぼ面状に形成される
が、高速動作を行う集中定数回路形成領域１４０上には
形成せず、開口部としている。また、信号線１１０ｈ〜
１１０ｊも、高速動作を行う集中定数回路１４０上には
形成されていない。

【００７６】また、ビアホール１０５が形成される領域
には、必然的にＧＮＤ線９０は形成されていないが、こ
のビアホール開孔部中央のＧａＡｓ基板表面上にＴ型ゲ
ート２０で示すように高速動作が必要なＨＥＭＴを形成
している。

【００７７】第１の実施の形態に示すように、三次元的
に薄膜回路を形成する場合、集中定数回路等上に絶縁体
層８０を介してマイクロストリップ線路が形成される
が、高速動作が必要なＨＥＭＴ等を含む集中定数回路上
にＧＮＤ線が存在すると、寄生容量が発生し、これが回
路中のＨＥＭＴ等の集中定数回路の高速動作を妨げる場
合がある。

【００７８】よって、図６に示すＭＭＩＣチップのよう
に、１０ＧＨｚ以上の周波数での動作が必要な高速動作
回路が形成された領域上にはＧＮＤ線を形成しない構成
を採用すれば、各素子本来の高速動作が妨げられる心配
がない。

【００７９】また、寄生容量による特性劣化が問題とな
らないその他の電源回路等の高速動作を必要としない回
路上にはＧＮＤ線を形成することが可能であるため、三
次元的な薄膜回路形成によるチップ面積縮小効果が維持
できる。

【００８０】このように、第４の実施の形態におけるＭ
ＭＩＣチップによれば、高速動作特性を良好に維持した
まま、チップ面積の縮小化が可能である。

【００８１】（第５の実施の形態）本発明の第５の実施
の形態について、図７（ａ）〜図８を参照して説明す
る。

【００８２】第５の実施の形態におけるＭＭＩＣチップ
は、主に回路形成領域の周囲に設けられるＩ／Ｏパッド
の構成に特徴を有するものである。

【００８３】図７（ａ）は、第５の実施の形態における
薄膜型マイクロストリップ構造を有するＭＭＩＣチップ
の端縁部での平面上レイアウトを示す。

【００８４】図７（ａ）に示すように、第５の実施の形
態のＭＭＩＣチップにおいても、内側の破線で囲まれた
誘電体層形成領域２６０Ｒ内に集中定数回路や、マイク
ロストリップ線路構造による分布定数回路が形成されて
いる。外側の破線はＧＮＤ線形成領域２４０Ｒに相当す
る。

【００８５】従来は、誘電体層形成領域２６０Ｒの外側
の枠状領域に複数のＩ／Ｏパッドを配置していたが、第
５の実施の形態においては、一部のＩ／Ｏパッド３００
ｃ、３００ｄ、３１０ｂを、誘電体層形成領域２６０Ｒ
に重複して形成している。なお、Ｉ／Ｏパッド３００ａ
〜３００ｄはＧＮＤ線に、Ｉ／Ｏパッド３１０ａ、３１
０ｂは信号線にそれぞれ電気的に接続されているもので
ある。

【００８６】図７（ｂ）は、図７（ａ）に示す破断線Ａ
−Ａ’における断面を示す。Ｉ／Ｏパッド３１０は、従
来のようにＧａＡｓ基板上に平面的に形成されているの
ではなく、誘電体層２６０の端部の傾斜面を覆うように
形成されている点に特徴がある。Ｉ／Ｏパッド３１０の
外縁部は、薄膜キャパシタを構成する下部電極２２０の
延長部の外縁に接続されているため、丁度、従来のＩ／
Ｏパッドを、誘電体層端部でチップの内側に折り返した
ような構造となっている。

【００８７】図７（ｂ）に示すチップ端部の構造は、Ｉ
／Ｏパッド３１０を除いては、従来のＭＭＩＣチップの
場合と等しい。ＭＭＩＣチップの端部では、例えば図７
（ｃ）に示すような、分布定数ＬＩＮＥ、抵抗Ｒ、キャ
パシタＣとが直列に接続され、キャパシタＣの一方の電
極が接地されている回路が、薄膜で形成されている。

【００８８】即ち、ＧａＡｓ基板２１０上には平行平板
型薄膜キャパシタの下部電極２２０が形成されており、
その下部電極２２０の延長部分がＩ／Ｏパッドの電極と
接続されている。下部電極２２０を含むＧａＡｓ基板表
面上には、薄膜キャパシタの容量部を構成する絶縁層２
３０が形成されている。基板中央部には、絶縁層２３０
上にＧＮＤ線２４０、誘電体層２６０および信号線２８
０とで構成されるマイクロストリップ線路が形成されて
いる。信号線２８０の端部は、誘電体層２６０に形成さ
れたビアホール２６５を介して薄膜抵抗２５０の端部電
極に接続されており、薄膜抵抗２５０の他方の端部は薄
膜キャパシタの上部電極２４０に接続されている。

【００８９】図８は、逆マイクロストリップ構造を有す
るＭＭＩＣチップの例を示した断面図である。逆マイク
ロストリップ構造とは、図７（ｂ）に示すマイクロスト
リップ構造における信号線とＧＮＤ線とが、上下逆に配
置された構造をいう。よって、図８に示すＭＭＩＣチッ
プでは、ＧａＡｓ基板２１０上に形成された絶縁層２３
０上に信号線２８０が形成され、その上の厚い誘電体層
２６０上にＧＮＤ線２４０が形成されている。

【００９０】この場合においても、Ｉ／Ｏパッド３００
は、図７（ｂ）に示すマイクロストリップ構造のＭＭＩ
Ｃチップの場合と同様に、誘電体層２６０の傾斜端面を
覆うように形成されている。

【００９１】なお、第１〜第４の実施の形態におけるＭ
ＭＩＣチップにおいても、逆マイクロストリップ構造を
採用することができる。

【００９２】チップの面積に対するＩ／Ｏパッドの面積
はかなり大きいため、Ｉ／Ｏパッドを薄膜回路形成部上
に重複して形成すれば、チップ面積を大幅に縮小化する
ことが可能となる。Ｉ／Ｏパッドの一部のみならず、全
てを薄膜回路形成部上に重複して形成すれば、よりチッ
プ面積を縮小化できる。このような方法により、ＭＭＩ
Ｃチップ面積を従来のチップ面積の約７０％にすること
も可能である。

【００９３】なお、図７（ａ）〜図８には、従来型の薄
膜型マイクロストリップ構造を有するＭＭＩＣチップの
例を示しているが、既に述べた第１〜第４の実施の形態
に示す三次元回路構造を有するＭＭＩＣチップに対して
も同様なＩ／Ｏパッドの構成を採用することができる。
この場合は、三次元回路構造によるチップ面積の縮小効
果と相まって相乗的なチップ面積の縮小化が望める。

【００９４】図９は、上述した第１〜第５の実施の形態
におけるＭＭＩＣチップ上に形成される薄膜回路の一例
を示す等価回路である。同図中に示された二つのトラン
ジスタはＨＥＭＴを示す。この回路は、ＨＥＭＴを２個
直列に接続して２段バッファアンプを構成する一般的な
ものである。

【００９５】同図中ＬＩＮＥ１〜ＬＩＮＥ５は、特性イ
ンピーダンスを５０Ωに整合させたマイクロストリップ
線路で設計される信号線、ＬＩＮＥ６〜ＬＩＮＥ１０
は、特性インピーダンスを７５Ωに整合させたマイクロ
ストリップ線路で設計されるバイアスラインである。Ｃ
ｃ１〜Ｃｃ３、Ｃ０〜Ｃ８はキャパシタ、Ｒ１〜Ｒ４は
抵抗である。この回路では、Ｖｇ１、Ｖｇ２によりゲー
ト電圧を、Ｖｄ１、Ｖｄ２によりドレイン電圧を与え、
高周波信号（ＲＦ）は同図中ＩＮから入力され、途中増
幅されＯＵＴで出力される。同回路中破線で囲んだ領域
は、図７（ｃ）に示したチップ端部の回路に相当する。

【００９６】（第６の実施の形態）本発明の第６の実施
の形態について、図１０（ａ）〜図１１（ｂ）を参照し
て説明する。第６の実施の形態におけるＭＭＩＣチップ
は、主に回路形成領域の周囲に設けられるＩ／Ｏパッド
のパターンに特徴を有するものである。

【００９７】図１０（ａ）は、第６の実施の形態にかか
るＭＭＩＣチップの高周波特性の測定部であるＩ／Ｏパ
ッドの一部を示した平面図である。また、図１０（ｂ）
は、図１０（ａ）中の切断線Ｂ−Ｂ’における断面図で
ある。図１０（ｂ）に示すように、ここでは、伝送線路
として、薄膜型のマイクロストリップ線路を有するＭＭ
ＩＣチップを例に挙げた。ＧａＡｓ基板４１０上にＧＮ
Ｄ線４２０が形成され、さらにＧＮＤ線４２０上に形成
された誘電体層４５０を介して信号線４３０が形成され
ている。

【００９８】図１０（ａ）に示すように、ＧａＡｓ基板
４１０の表面端部には、信号線用パッド４３０ａと、そ
の両脇にＧＮＤ線用パッド４２０ａ、４２０ｂが形成さ
れている。これらのパッドはそれぞれマイクロストリッ
プ線路を構成する信号線４３０とＧＮＤ線４２０からひ
きだされた測定用パッドである。図中左側がＭＭＩＣ回
路形成部に相当する。各パッドの幅は従来と同様に約５
０μｍ〜７０μｍである。

【００９９】特徴的なことは、信号線用パッド４３０ａ
の先端部中央に、突起部を設け、ここをプローブヘッド
接触領域４４０ａとしていることである。図面上では、
プローブヘッド接触領域４４０ａに斑点を付している
が、信号線パッド４３０ａと同様な電極材料で形成すれ
ばよい。なお、信号線用パッド４３０ａ上のワイヤボン
ディングの位置は破線サークルで示す位置である。

【０１００】このように、信号線用パッドパターンに突
起部を設け、この突起部をプローブを最初に当てるプロ
ーブ接触領域４４０ａとすることで、ＭＭＩＣチップの
特性測定の際、ネットワークアナライザのプローブヘッ
ドの接触位置を特定できる。

【０１０１】突起部の存在は、パターン認識装置による
位置の特定が容易であるとともに、肉眼によってもその
位置の特定が容易に行える。

【０１０２】なお、信号線用パッド上のプローブヘッド
を当てる位置が定まれば、ＧＮＤ線用のプローブヘッド
位置は固定されているため、これに伴い特定できる。よ
って、測定毎の測定位置ずれは回避することが可能とな
り、高周波測定における測定精度の確保ならびに測定の
再現性の向上が期待できる。

【０１０３】ここで、突起部であるプローブヘッド接触
領域４４０ａの幅は、プローブヘッドの接触位置を特定
するために、パッド幅より十分狭いことが望ましい。一
方、プローブヘッドとパッドとの十分な接触を確保する
ためには、例えば、プローブヘッドの各端子幅の少なく
とも２／５以上の幅を有することが望ましい。また、プ
ローブヘッドの端子幅を越えて大きくする必要はない。
言い換えればこの幅を一辺とする正四辺形に相当する面
積を有すればよい。よって、例えば５０μｍ幅の端子を
有するプローブヘッドを使用する場合、突起部の面積
は、３０μｍ□以上５０μｍ□以下の大きさとすること
が望ましい。

【０１０４】また、本実施の形態のように信号線用とグ
ランド配線用とでパッドの形状を変えておくと、ボンデ
ィングの際の位置決めが容易になると同時に（ボンディ
ング位置を間違える等の）ボンディングミスも減らすこ
とになるため実装時の歩留まり向上にも有利である。

【０１０５】図１１（ａ）は、図１０（ａ）と同じ形状
の信号線用パッドをチップ端部の膜構造が異なるＭＭＩ
Ｃチップに適用した例である。図１０（ａ）に示したＭ
ＭＩＣチップでは、信号線用パッド４３０ａとＧＮＤ線
用パッド４２０ａ、４２０ｂがＧａＡｓ基板４１０上に
直接形成されているのに対して、図１１（ａ）に示すＭ
ＭＩＣチップでは、誘電体層４５０が、破線４５０Ｒ内
側の各パッド部形成領域を含めて形成されており、信号
線用パッド４３０ａ、ＧＮＤ線用パッド４２０ａ、４２
０ｂは、この誘電体層４５０上に存在する。

【０１０６】なお、ボンディングパッドを誘電体層４５
０（例えばＢＣＢやポリイミド）上に形成すると、Ｇａ
Ａｓ基板４１０上に直接形成する場合に比べて、誘電体
層４５０とメタルとの密着強度が弱い欠点がある。しか
しながら、製造技術の向上によりワイヤーボンディング
をしてもはがれない程度の強度が得られる場合には、Ｇ
ＮＤ線用のパッド下に、例えばキャパシタや薄膜抵抗を
形成する等により面積の有効利用が可能であり、チップ
の小型化や低コスト化にもつながる。

【０１０７】また、図１１（ｂ）は、図７（ｂ）に示し
た本願の第５の実施の形態にかかるＭＭＩＣチップにお
いて、上述する信号線用パッドを応用した例を示す。従
来のＩ／Ｏパッドを、誘電体層４５０端部でチップの内
側に折り返したような構造のパッドにすれば、プローブ
ヘッドがあたる部分は、ＧａＡｓ基板４１０上に直接電
極膜が形成されているためパッドの密着強度を高く維持
できるとともに、ＧＮＤ線用パッド下の面積の有効利用
も可能となる。

【０１０８】このようにパッド周辺の膜構造が微妙に異
なる場合にも、信号線用パッドの先端部に突起部を備え
ることで、測定時のプローブ位置を特性し、再現性の良
い測定を確保できる。

【０１０９】また、後述するように、ＭＭＩＣチップ上
に形成される伝送線路は、薄膜マイクロストリップ線路
の他、逆マイクロストリップ線路およびコプレーナ線路
を有するものでもよい。

【０１１０】（第７の実施の形態）本発明の第７の実施
の形態について、図１２（ａ）、図１２（ｂ）を参照し
て説明する。第７の実施の形態におけるＭＭＩＣチップ
も、第６の実施の形態同様、主に回路形成領域の周囲に
設けられるＩ／Ｏパッドのパターンに特徴を有するもの
である。

【０１１１】図１２（ａ）は、第７の実施の形態にかか
るＭＭＩＣチップの高周波特性測定部であるＩ／Ｏパッ
ドの一部を示した平面図である。また、図１２（ｂ）
は、図中切断線Ｃ−Ｃ’における断面図である。ここで
は、伝送線路として、コプレーナ線路を採用するＭＭＩ
Ｃチップを例に挙げた。

【０１１２】図１２（ｂ）に示すように、コプレーナ線
路構造とは、ＧａＡｓ基板４１０上に直接信号線４３０
とＧＮＤ線４２０の両方を形成する構造をいう。信号線
４３０の両側に一定の間隙をおいて、ＧＮＤ線４２０が
形成される。マイクロストリップ線路構造に比較し、誘
電体層の存在が不要なため、構成がより簡易であり、プ
ロセス上の負担が少ない。よって、最近薄膜マイクロス
トリップ線路とともに、その使用が検討されている線路
構造のひとつである。

【０１１３】図１２（ａ）に示すように、ＧａＡｓ基板
４１０の表面端部には、信号線用パッド４３０ａと、そ
の両脇にＧＮＤ線用パッド４２０ａ、４２０ｂが形成さ
れている。これらのパッドはそれぞれコプレーナ線路を
構成する信号線４３０とＧＮＤ線４２０からひきだされ
た測定用パッドである。図中左側がＭＭＩＣ回路形成部
に相当する。各パッドの幅は従来と同様に約５０μｍ〜
７０μｍである。

【０１１４】特徴的なことは、信号線用パッド４３０ａ
の平面パターンにおいて、先端部両側にテーパを形成
し、パッド先端部に設けた左右のテーパに挟まれたパッ
ド先端部をプローブヘッド接触領域４４０ａとしている
ことである。

【０１１５】プローブヘッド接触領域４４０ａは、信号
線パッド４３０ａの左右に設けたテーパにより、その位
置を肉眼でも容易に特定することが可能となる。この結
果、第６の実施の形態におけるＭＭＩＣチップと同様
に、測定パッドに接触させるネットワークアナライザの
プローブヘッドの接触点の位置を特定できるため、測定
毎の測定位置ずれは回避することが可能となり、高周波
測定における測定精度の確保ならびに測定の再現性の向
上が期待できる。

【０１１６】なお、第７の実施の形態にかかるパッド形
状では、第６の実施の形態の場合よりボンディング領域
を多く確保できる利点もある。

【０１１７】なお、図１２（ａ）に示すように、コプレ
ーナ線路構造の場合は、信号線がある程度長いと、信号
線の両側のＧＮＤ線に電位差を生じやすいため、パッド
のすぐ近くに、両ＧＮＤ線間を接続するための電気的な
ブリッジ４６０を形成して電位差の発生を解消してい
る。ブリッジ４６０の下には、信号線４３０との電気的
ショートを防ぐため、ＢＣＢ、ポリイミドなどの誘電体
層４６５が形成される。なお、ブリッジ４６０をボンデ
ィングワイヤで形成することもできる。この場合の絶縁
体は空気となる。

【０１１８】なお、第７の実施の形態にかかるパッド形
状は、コプレーナ線路構造のＭＭＩＣチップのみなら
ず、第６の実施の形態で説明したようなマイクロストリ
ップ線路構造や逆マイクロストリップ線路構造を採用す
るＭＭＩＣチップにおいても有効である。

【０１１９】（第８の実施の形態）本発明の第８の実施
の形態について、図１３（ａ）、図１３（ｂ）を参照し
て説明する。第８の実施の形態におけるＭＭＩＣチップ
も、第６の実施の形態同様、主に回路形成領域の周囲に
設けられるＩ／Ｏパッドのパターンに特徴を有するもの
である。

【０１２０】図１３（ａ）は、第８の実施の形態にかか
るＭＭＩＣチップの高周波特性測定部であるＩ／Ｏパッ
ドの一部を示した平面図である。また、図１３（ｂ）
は、図１３（ａ）中の切断線Ｄ−Ｄ’における断面図で
ある。図１３（ｂ）に示すように、ここでは、伝送線路
として、逆マイクロストリップ線路を採用するＭＭＩＣ
チップを例に挙げた。逆マイクロストリップ線路構造で
は、信号線４３０とＧＮＤ線の位置が誘電体層４５０を
挟んで上下で逆となる。

【０１２１】第８の実施の形態にかかる特徴は、信号線
用パッド４３０ａの先端部に隣接し、その左右両側のパ
ッドと接触しない程度の位置に、プローブヘッド接触領
域４４０ａを特定するための目印となるＬ字型やＴ字型
等のガイドパターン４７０ａ、４７０ｂを形成している
ことである。パターンを形成する材料は、金属薄膜、抵
抗体、絶縁体いずれかの材料でもよい。ここでは、信号
線用のパッド４４０ａとＧＮＤ線用のパッド４２０ａ、
４２０ｂとして同一形状を用い形状自体では信号線とＧ
ＮＤ線の区別をつけていないが、例えばガイドパターン
の形状、長さおよび太さ等を左右で変えることにより、
ボンディングミスの防止は可能である。

【０１２２】この結果、第６の実施の形態におけるＭＭ
ＩＣチップと同様に、測定パッドに接触させるネットワ
ークアナライザのプローブヘッド接触領域４４０ａの位
置を特定できるため、測定毎の測定位置ずれを回避する
ことが可能となり、高周波測定における測定精度の確保
ならびに測定の再現性の向上が期待できる。

【０１２３】なお、目印になるガイドパターンは、Ｔ字
型，Ｌ字型のどちらも効果があるが、金属パターンでＴ
字型を形成した場合、ボンディングワイヤによる信号線
とＧＮＤ線との電気的ショートを防ぐ意味では、Ｌ字型
の方が有利である。勿論、それ以外のパターンでもかま
わない。

【０１２４】第８の実施の形態にかかるパッド周囲の構
成は、コプレーナ線路構造のＭＭＩＣチップのみなら
ず、第６の実施の形態で説明したようなマイクロストリ
ップ線路構造や逆マイクロストリップ線路構造を採用す
るＭＭＩＣチップにおいても有効である。

【０１２５】（第９の実施の形態）本発明の第９の実施
の形態について、図１４（ａ）〜図１５（ｂ）を参照し
て説明する。図１４（ａ）、図１４（ｂ）は、チップ周
縁部の構成を概略的に示す平面図である。便宜上、チッ
プ内側の回路形成部は図示を省略している。

【０１２６】ここでは、基板４９０の四辺それぞれに信
号線用パッド４３０ａとＧＮＤ線用パッド４２０ａ、４
２０ｂを形成した例を示している。また、このＭＭＩＣ
チップにおいては、ＧＮＤの強化のため、回路形成部の
みならず基板外周の端部に沿ってもＧＮＤ線が設けられ
ている。なお、図示は省略したが、信号線用パッド４３
０ａおよびＧＮＤ線用パッド４２０ａ、４２０ｂのパタ
ーンは、第６〜第８の実施の形態に示したいずれかのパ
ターンが採用され、プローブヘッドをあてる領域の特定
がしやすくなっているものとする。

【０１２７】図１４（ａ）に示す平面構成において特徴
的なことは、各ＧＮＤ線用のパッド４２０ａ、４２０ｂ
に隣接する位置のＧＮＤ線に窪みパターン４７５が形成
されている点である。また、図１４（ｂ）に示す平面構
成では、窪みパターン４７５の代わりにスリット４８０
が形成されている。

【０１２８】高周波特性の測定の際は、プローブヘッド
をまずパッドの先端部に接触させ、さらにこのプローブ
をパッド中央の測定位置まで滑らすように移動させる。
ここで、最初にプローブヘッドをあてるプローブヘッド
接触領域については、第６〜第８の実施の形態において
説明したように、パッドの先端に突起部を設けたり、ガ
イドパターンを設けることにより特定することができ
る。

【０１２９】本実施の形態では、さらにスリット４８０
や窪みパターン４７５が設けられているため、スリット
４８０の位置や、窪みパターン４７５の深さ位置を参照
して、プローブヘッドを滑らせる距離、即ちパッド上の
移動停止位置も特定することが可能となる。

【０１３０】即ち、上述した第６〜第８の実施の形態に
おけるパターンを採用することで図１４（ａ）、図１４
（ｂ）中におけるＸ方向のプローブヘッドの位置が特定
され、さらに、窪みパターン４７５やスリット４８０を
設けることにより、Ｙ方向のプローブヘッドの位置が特
定できることとなる。よって、さらに、測定の測定精度
や再現性を向上させることができる。なお、ここに示し
たパターン以外にも、Ｙ方向のプローブヘッドの位置が
特定できるパターンであればどのようなパターンを採用
してもよい。

【０１３１】なお、パッドパターンは、信号線用パッド
４３０ａ、ＧＮＤ線用パッド４２０ａ、４２０ｂのいず
れの場合も角部を削りとったパターンにすることが好ま
しい。

【０１３２】図１５（ａ）、１５（ｂ）は、ＭＭＩＣチ
ップ上のＩ／Ｏパッドとこれを実装するパッケージ上の
電極パッドとをボンディングワイヤで接続した状態を示
す概略平面図である。図１５（ａ）は、ＭＭＩＣチップ
がパッケージの所定の位置に精度良く搭載された場合、
図１５（ｂ）は、パッケージ上のＭＭＩＣチップの固定
位置が所定の位置からずれてしまった場合を示す。

【０１３３】ＭＭＩＣチップが所定位置に精度良く搭載
された場合は、ＭＭＩＣチップ上の各パッドとパッケー
ジ上の電極パッドはボンディングワイヤで良好に接続さ
れるが、ＭＭＩＣチップの固定位置がずれた場合は、ワ
イヤのたわみなどでワイヤと隣接パッドとが電気的にシ
ョートしてしまう危険性がある。特に、ここではＭＭＩ
Ｃチップやパッケージ上の電極パッドのピッチに余裕が
ある為顕著ではないが、さらに小型化することを考えた
場合には、ワイヤーのたわみなどで隣接パッドとショー
トしてしまう危険性がある。このような場合、パッドパ
ターンが角を取った形状となっていれば、ショートは起
こりにくい。また、一般に膜の剥離はパターンの角部か
ら発生するため、角を丸めると膜がはがれにくく効果を
有する。

【０１３４】以上、各実施の形態に沿って本発明につい
て説明したが、本発明はこれに限られるものではない。

【０１３５】

【発明の効果】以上に説明したように、Ｉ／Ｏパッドの
パターンに突起部もしくはパターン近傍にガイドパター
ンを備えることにより、ＭＭＩＣチップの特性測定の際
の測定装置を特定することができ、測定精度を向上さ
せ、チップの信頼性を高めることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＭＭＩＣチ
ップの断面図である。

【図２】本発明の第１の実施の形態におけるＭＭＩＣチ
ップの製造工程を説明するための各工程におけるチップ
の断面図である。

【図３】本発明の第１の実施の形態におけるＭＭＩＣチ
ップの製造工程を説明するための各工程におけるチップ
の断面図である。

【図４】本発明の第２の実施の形態におけるＭＭＩＣチ
ップの断面図である。

【図５】本発明の第３の実施の形態におけるＭＭＩＣチ
ップの斜視図である。

【図６】本発明の第４の実施の形態におけるＭＭＩＣチ
ップの斜視図である。

【図７】本発明の第５の実施の形態におけるＭＭＩＣチ
ップ端部の平面図、断面図および等価回路図である。

【図８】本発明の第５の実施の形態におけるＭＭＩＣチ
ップの別の構成例を示すＭＭＩＣチップの断面図であ
る。

【図９】本発明の第１〜第５の実施の形態におけるＭＭ
ＩＣチップ上に形成される薄膜回路の一例を示す等価回
路である。

【図１０】本発明の第６の実施の形態におけるＭＭＩＣ
チップ端部の平面図および断面図である

【図１１】本発明の第６の実施の形態におけるＭＭＩＣ
チップ端部の平面図である。

【図１２】本発明の第７の実施の形態におけるＭＭＩＣ
チップ端部の平面図および断面図である。

【図１３】本発明の第８の実施の形態におけるＭＭＩＣ
チップ端部の平面図および断面図である。

【図１４】本発明の第９の実施の形態におけるＭＭＩＣ
チップの概略平面図である。

【図１５】本発明の第９の実施の形態におけるＭＭＩＣ
チップとパッケージ間のボンディング状態を示す平面図
である。

【図１６】従来の薄膜型マイクロストリップ線路構造を
有するＭＭＩＣチップの断面図である。

【図１７】従来の薄膜型マイクロストリップ線路構造を
有するＭＭＩＣチップの端部の平面図、断面図および等
価回路図である。

【図１８】従来のＭＭＩＣチップの特性測定時の状態を
示すＭＭＩＣチップ端部の平面図である。

【図１９】ネットワークアナライザを用いた従来のＭＭ
ＩＣチップの周波数特性の測定結果例を示すグラフであ
る。

【符号の説明】

１０、２１０・・ＧａＡｓ基板２０・・Ｔ型ゲート３０ａ・・ソース３０ｂ・・ドレイン４０・・電極５０、２３０・・シリコン窒化膜６０、２５０・・薄膜抵抗７０・・配線８０・・絶縁体層９０、２４０、４２０・・ＧＮＤ線１００、２６０、４５０・・誘電体層１０５、２６５・・ビアホール１１０、２８０、４３０・・信号線３００、３１０・・Ｉ／Ｏパッド４２０ａ、４２０ｂ・・ＧＮＤ線用パッド４３０ａ・・信号線用パッド

───────────────────────────────────────────────────── フロントページの続き (72)発明者栗山保彦神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者渕田裕美神奈川県川崎市幸区小向東芝町１番地株式会社東芝小向工場内 (72)発明者小野直子神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内Ｆターム(参考） 5F033 GG02 HH07 HH13 HH17 HH18 JJ01 JJ13 KK01 MM05 PP15 PP28 QQ08 QQ09 QQ25 QQ37 RR06 RR21 RR27 SS11 SS22 VV00 VV05 VV07 VV09 VV10 XX03 XX14 XX17 XX27 5F038 AZ01 CA10 CD02 CD05 CD13 DF02 EZ02 EZ20 5F064 BB01 BB21 CC26 EE03 EE22 EE26 EE45

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の中央領域に形成された少なくとも信号
線およびＧＮＤ線を有する伝送線路を備えた回路形成部
と、前記回路形成部と前記半導体基板外部との電気的接続を
行うための前記信号線用Ｉ／Ｏパッドと前記ＧＮＤ線用
Ｉ／Ｏパッドとを有するマイクロ波集積回路素子におい
て、前記信号線用Ｉ／Ｏパッドが、該信号線用Ｉ／Ｏパッド先端部に突起パターンよりなる
一部領域を有することを特徴とするマイクロ波集積回路
素子。
【請求項２】半導体基板と、前記半導体基板の中央領域に形成された少なくとも信号
線およびＧＮＤ線を有する伝送線路を備えた回路形成部
と、前記回路形成部と前記半導体基板外部との電気的接続を
行うための前記信号線用Ｉ／Ｏパッドと前記ＧＮＤ線用
Ｉ／Ｏパッドとを有するマイクロ波集積回路素子におい
て、前記信号線用Ｉ／Ｏパッドに隣接して、該信号線用Ｉ／Ｏパッド内の一部領域を特定できるガイ
ドパターンを有することを特徴とするマイクロ波集積回
路素子。
【請求項３】前記半導体基板表面に形成された第１回
路と、前記第１回路上に形成された第１絶縁体層と、前記第１絶縁体層上に形成され、前記第１絶縁体層を介
して、前記第１回路の少なくとも一部に重複するように
形成された第２回路とを有し、前記第１回路は、集中定数回路を有し、前記第２回路は、前記第１絶縁体層上に形成された第１
導電体、前記第１導電体上に形成された第２絶縁体層お
よび前記第２絶縁体層上に形成された第２導電体とで構
成される分布定数回路を有することを特徴とする請求項
１または２に記載のマイクロ波集積回路素子。
【請求項４】前記集中回路は能動素子を含み、前記第２回路は前記集中定数回路を含まず、さらに、前
記能動素子の上方に形成されたビアホールを介して、前
記集中定数回路に接続されていることを特徴とする請求
項３に記載のマイクロ波集積回路素子。
【請求項５】前記第２導電体が、複数本の帯状線路で
構成され、前記第２絶縁体層は、前記第２導電体と前記第１回路との電気的な接続をとる
ための１または複数のビアホールを有し、前記第２絶縁体層に形成された単一のビアホールで、少
なくとも２本以上の前記帯状線路と前記第１回路との電
気的な接続が行われることを特徴とする請求項３に記載
のマイクロ波集積回路素子。
【請求項６】前記第１回路が、一部に高速動作回路を
有し、前記第２回路が、前記第１絶縁体層を介して、前記高速動作回路を除く前
記第１回路と一部重複して形成されることを特徴とする
請求項３〜５のいずれか１項に記載のマイクロ波集積回
路素子。
【請求項７】前記回路形成部の端部が、前記Ｉ／Ｏパッドと前記回路形成部とを接続するための
配線層と、前記配線層上に形成され、前記配線層の外縁部よりやや
内側に端面を有する絶縁体層とを有し、前記Ｉ／Ｏパッドが、前記絶縁体層の端面領域を覆うよ
うに形成され、前記Ｉ／Ｏパッドの外縁部が前記配線層
の外縁部と接続されていることを特徴とする請求項１〜
６のいずれか１項に記載のマイクロ波集積回路素子。