JPH08316245A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08316245A JPH08316245A JP12027995A JP12027995A JPH08316245A JP H08316245 A JPH08316245 A JP H08316245A JP 12027995 A JP12027995 A JP 12027995A JP 12027995 A JP12027995 A JP 12027995A JP H08316245 A JPH08316245 A JP H08316245A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mmic
- integrated circuit
- polyimide film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 良好な高周波特性を有し、かつ小型化および
高集積化が図られた半導体集積回路を提供することであ
る。 【構成】 ＧａＡｓ基板１の表面にＭＥＳ−ＦＥＴ１０
０を形成し、ＧａＡｓ基板１上にポリイミド膜１１，１
２，１３，１４を積層する。ＭＥＳ−ＦＥＴ１００の上
部領域１８のポリイミド膜１１，１２，１３，１４を除
去する。
高集積化が図られた半導体集積回路を提供することであ
る。 【構成】 ＧａＡｓ基板１の表面にＭＥＳ−ＦＥＴ１０
０を形成し、ＧａＡｓ基板１上にポリイミド膜１１，１
２，１３，１４を積層する。ＭＥＳ−ＦＥＴ１００の上
部領域１８のポリイミド膜１１，１２，１３，１４を除
去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマイクロ波帯またはミリ波帯で使用される多層化Ｍ
ＭＩＣ（モノリシックマイクロ波集積回路）に関する。
特にマイクロ波帯またはミリ波帯で使用される多層化Ｍ
ＭＩＣ（モノリシックマイクロ波集積回路）に関する。
【０００２】
【従来の技術】従来、ＭＭＩＣでは、伝送線路として図
３に示すような半導体基板上に形成したマイクロストリ
ップ線路が用いられている。図３において、ＧａＡｓ基
板２１の下面に接地導体２２が形成され、ＧａＡｓ基板
２１の上面にマイクロストリップ導体２３が配置されて
いる。
３に示すような半導体基板上に形成したマイクロストリ
ップ線路が用いられている。図３において、ＧａＡｓ基
板２１の下面に接地導体２２が形成され、ＧａＡｓ基板
２１の上面にマイクロストリップ導体２３が配置されて
いる。
【０００３】このようなマイクロストリップ線路では、
ＧａＡｓ基板２１が１００〜２００μｍの厚さを有する
ので、マイクロ波帯またはミリ波帯の信号を伝送するた
めには、マイクロストリップ導体２３の幅Ｗ１は４０〜
１００μｍ程度必要となる。これにより、ＭＭＩＣの小
型化および高集積化に限界があった。
ＧａＡｓ基板２１が１００〜２００μｍの厚さを有する
ので、マイクロ波帯またはミリ波帯の信号を伝送するた
めには、マイクロストリップ導体２３の幅Ｗ１は４０〜
１００μｍ程度必要となる。これにより、ＭＭＩＣの小
型化および高集積化に限界があった。
【０００４】そこで、ＭＭＩＣの小型化および高集積化
を目的として多層化ＭＭＩＣが提案されている。この多
層化ＭＭＩＣは、半導体基板上に金属および絶縁層を積
層化し、これらの層間および層上にマイクロ波伝送線路
および回路を配置したものである。
を目的として多層化ＭＭＩＣが提案されている。この多
層化ＭＭＩＣは、半導体基板上に金属および絶縁層を積
層化し、これらの層間および層上にマイクロ波伝送線路
および回路を配置したものである。
【０００５】図４は多層化ＭＭＩＣにおける薄膜マイク
ロストリップ線路の断面図である。ＧａＡｓ基板３１上
に接地導体３２を形成し、接地導体３２上にポリイミド
膜３３を介してマイクロストリップ導体３４が配置され
ている。
ロストリップ線路の断面図である。ＧａＡｓ基板３１上
に接地導体３２を形成し、接地導体３２上にポリイミド
膜３３を介してマイクロストリップ導体３４が配置され
ている。
【０００６】ポリイミド膜３３の厚さＨが１０μｍ程度
であるため、マイクロストリップ導体３４の幅Ｗ２を５
〜２０μｍと非常に小さくすることができる。なお、マ
イクロストリップ導体３４の膜厚ｔは１μｍ程度であ
る。
であるため、マイクロストリップ導体３４の幅Ｗ２を５
〜２０μｍと非常に小さくすることができる。なお、マ
イクロストリップ導体３４の膜厚ｔは１μｍ程度であ
る。
【０００７】したがって、多層化ＭＭＩＣ技術を用いれ
ば、大幅な小型化が実現される。また、金属および絶縁
層の積層構造により、薄膜マイクロストリップ線路の積
層化が可能となり、線路交差および線路変換が容易に実
現できるため、回路構成の自由度が増加し、高集積化を
図ることができる。既に、薄膜マイクロストリップ線路
を基本構造とする２．５μｍ×４層構造の多層化ＭＭＩ
Ｃが実現されている。
ば、大幅な小型化が実現される。また、金属および絶縁
層の積層構造により、薄膜マイクロストリップ線路の積
層化が可能となり、線路交差および線路変換が容易に実
現できるため、回路構成の自由度が増加し、高集積化を
図ることができる。既に、薄膜マイクロストリップ線路
を基本構造とする２．５μｍ×４層構造の多層化ＭＭＩ
Ｃが実現されている。
【０００８】多層化ＭＭＩＣ技術を用いると、通信用高
周波機器において重要なミリ波帯増幅器および周波数変
換器（ミキサ）のみならず、ＱＰＳＫ（Quadrature Pha
se Shift Keying ）変調器等の振幅／位相変調回路もＭ
ＭＩＣ化することが可能となる。
周波機器において重要なミリ波帯増幅器および周波数変
換器（ミキサ）のみならず、ＱＰＳＫ（Quadrature Pha
se Shift Keying ）変調器等の振幅／位相変調回路もＭ
ＭＩＣ化することが可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、多層化
ＭＭＩＣでは、その構成上、トランジスタ等の素子上に
誘電体である絶縁層が配置されるので、トランジスタ等
の素子の寄生容量が増大し、高周波特性が劣化するとい
う問題がある。
ＭＭＩＣでは、その構成上、トランジスタ等の素子上に
誘電体である絶縁層が配置されるので、トランジスタ等
の素子の寄生容量が増大し、高周波特性が劣化するとい
う問題がある。
【００１０】本発明の目的は、良好な高周波特性を有
し、かつ小型化および高集積化が図られた半導体集積回
路を提供することである。
し、かつ小型化および高集積化が図られた半導体集積回
路を提供することである。
【００１１】
【課題を解決するための手段】本発明に係る半導体集積
回路は、半導体基板上に複数の絶縁層からなる積層構造
を形成し、積層構造の層間または層上に伝送線路を配設
してなる半導体集積回路において、半導体基板上に半導
体素子を形成し、半導体素子の少なくとも真性部の上部
を除いて半導体基板上に複数の絶縁層からなる積層構造
を形成したものである。
回路は、半導体基板上に複数の絶縁層からなる積層構造
を形成し、積層構造の層間または層上に伝送線路を配設
してなる半導体集積回路において、半導体基板上に半導
体素子を形成し、半導体素子の少なくとも真性部の上部
を除いて半導体基板上に複数の絶縁層からなる積層構造
を形成したものである。
【００１２】半導体素子が電界効果トランジスタの場合
には、真性部はゲート部分であり、半導体素子がダイオ
ードの場合には、真性部はアノードとカソードとの間の
部分である。
には、真性部はゲート部分であり、半導体素子がダイオ
ードの場合には、真性部はアノードとカソードとの間の
部分である。
【００１３】特に、半導体基板はＧａＡｓからなり、複
数の絶縁層はポリイミド膜からなることが好ましい。
数の絶縁層はポリイミド膜からなることが好ましい。
【００１４】
【作用】本発明に係る半導体集積回路においては、半導
体基板上に形成された半導体素子の少なくとも真性部の
上部を除いて半導体基板上に複数の絶縁層からなる積層
構造が形成されているので、半導体素子の真性部の上部
には絶縁層に比べて誘電率が低い大気が存在する。した
がって、半導体素子の電極間の寄生容量が小さくなり、
高周波特性が向上する。半導体素子が電界効果トランジ
スタの場合には、ソース・ドレイン間の寄生容量、ゲー
ト・ドレイン間の寄生容量およびソース・ゲート間の寄
生容量が低減される。半導体素子がダイオードの場合に
は、アノード・カソード間の寄生容量が低減される。ま
た、半導体素子の真性部に絶縁層による応力が加わらな
いので、素子の信頼性が向上する。
体基板上に形成された半導体素子の少なくとも真性部の
上部を除いて半導体基板上に複数の絶縁層からなる積層
構造が形成されているので、半導体素子の真性部の上部
には絶縁層に比べて誘電率が低い大気が存在する。した
がって、半導体素子の電極間の寄生容量が小さくなり、
高周波特性が向上する。半導体素子が電界効果トランジ
スタの場合には、ソース・ドレイン間の寄生容量、ゲー
ト・ドレイン間の寄生容量およびソース・ゲート間の寄
生容量が低減される。半導体素子がダイオードの場合に
は、アノード・カソード間の寄生容量が低減される。ま
た、半導体素子の真性部に絶縁層による応力が加わらな
いので、素子の信頼性が向上する。
【００１５】特に、半導体基板がＧａＡｓからなる場合
には、高周波特性が良好となり、複数の絶縁層がポリイ
ミド膜からなる場合には、耐圧が高く、かつ製造が容易
である。
には、高周波特性が良好となり、複数の絶縁層がポリイ
ミド膜からなる場合には、耐圧が高く、かつ製造が容易
である。
【００１６】
【実施例】図１（ａ），（ｂ），（ｃ）は本発明の一実
施例における多層化ＭＭＩＣの製造方法を示す工程断面
図である。
施例における多層化ＭＭＩＣの製造方法を示す工程断面
図である。
【００１７】本実施例の多層化ＭＭＩＣでは、積層構造
を構成する複数の絶縁層として２．５μｍ×４層のポリ
イミド膜を用いる。ポリイミド樹脂は、低誘電率（比誘
電率＝３．７）、低欠陥密度および高耐圧という特徴を
有する。したがって、半導体素子のパッシベーション膜
として高い信頼性を有する。また、ポリイミド樹脂は、
膜形成および加工を簡単に行うことができ、しかも低温
で形成することができるので、ＧａＡｓ基板を用いた多
層化ＭＭＩＣの製造工程との整合性も良好である。
を構成する複数の絶縁層として２．５μｍ×４層のポリ
イミド膜を用いる。ポリイミド樹脂は、低誘電率（比誘
電率＝３．７）、低欠陥密度および高耐圧という特徴を
有する。したがって、半導体素子のパッシベーション膜
として高い信頼性を有する。また、ポリイミド樹脂は、
膜形成および加工を簡単に行うことができ、しかも低温
で形成することができるので、ＧａＡｓ基板を用いた多
層化ＭＭＩＣの製造工程との整合性も良好である。
【００１８】まず、図１（ａ）に示すように、半絶縁性
のＧａＡｓ基板１にｎ型のチャネル層２を形成し、チャ
ネル層２の両側に所定間隔を隔ててｎ+ 層３，４をそれ
ぞれ形成する。そして、チャネル層２上にゲート電極５
を形成し、ｎ+ 層３，４上にそれぞれソース電極６およ
びドレイン電極７を形成する。これにより、ＭＥＳ−Ｆ
ＥＴ（金属−半導体電界効果トランジスタ）１００が作
製される。
のＧａＡｓ基板１にｎ型のチャネル層２を形成し、チャ
ネル層２の両側に所定間隔を隔ててｎ+ 層３，４をそれ
ぞれ形成する。そして、チャネル層２上にゲート電極５
を形成し、ｎ+ 層３，４上にそれぞれソース電極６およ
びドレイン電極７を形成する。これにより、ＭＥＳ−Ｆ
ＥＴ（金属−半導体電界効果トランジスタ）１００が作
製される。
【００１９】その後、ＭＥＳ−ＦＥＴ１００の表面に膜
厚０．２μｍのＳｉ3 Ｎ4 からなる保護膜８を形成し、
保護膜８上に接地導体９および伝送線路１０を形成す
る。接地導体９および伝送線路１０は保護膜８に設けら
れたコンタクトホールを通してそれぞれソース電極６お
よびドレイン電極７に接続される。同時に、その他の素
子、線路等の第１層の金属配線工程を行う。
厚０．２μｍのＳｉ3 Ｎ4 からなる保護膜８を形成し、
保護膜８上に接地導体９および伝送線路１０を形成す
る。接地導体９および伝送線路１０は保護膜８に設けら
れたコンタクトホールを通してそれぞれソース電極６お
よびドレイン電極７に接続される。同時に、その他の素
子、線路等の第１層の金属配線工程を行う。
【００２０】次に、図１（ｂ）に示すように、各膜厚
２．５μｍの４層のポリイミド膜１１，１２，１３，１
４の形成工程および金属配線工程を順次繰り返して行
う。金属配線パターンはリフトオフ法により形成し、膜
厚を１μｍとする。ポリイミド膜１１，１２，１３，１
４は、スピンコーティング法によりポリイミド樹脂をウ
エハ上に塗布し、熱処理を行うことにより形成する。層
間接続および線路変換に用いられるコンタクトホールは
ウエットエッチングにより形成する。
２．５μｍの４層のポリイミド膜１１，１２，１３，１
４の形成工程および金属配線工程を順次繰り返して行
う。金属配線パターンはリフトオフ法により形成し、膜
厚を１μｍとする。ポリイミド膜１１，１２，１３，１
４は、スピンコーティング法によりポリイミド樹脂をウ
エハ上に塗布し、熱処理を行うことにより形成する。層
間接続および線路変換に用いられるコンタクトホールは
ウエットエッチングにより形成する。
【００２１】まず、第１層の金属配線が行われたＧａＡ
ｓ基板１上に、第１層のポリイミド膜１１を形成する。
次に、第１層のポリイミド膜１１上にマイクロストリッ
プ導体等の第２層の金属配線を行う。さらに、第２層の
金属配線が行われた第１層のポリイミド膜１１上に第２
層のポリイミド膜１２を形成する。同様にして、第３層
の金属配線、第３層のポリイミド膜１３の形成、第４層
の金属配線、第４層のポリイミド膜１４の形成および最
上層の金属配線を順次行う。ポリイミド膜１１，１２，
１３，１４の全体の厚さｈは１０μｍとなる。
ｓ基板１上に、第１層のポリイミド膜１１を形成する。
次に、第１層のポリイミド膜１１上にマイクロストリッ
プ導体等の第２層の金属配線を行う。さらに、第２層の
金属配線が行われた第１層のポリイミド膜１１上に第２
層のポリイミド膜１２を形成する。同様にして、第３層
の金属配線、第３層のポリイミド膜１３の形成、第４層
の金属配線、第４層のポリイミド膜１４の形成および最
上層の金属配線を順次行う。ポリイミド膜１１，１２，
１３，１４の全体の厚さｈは１０μｍとなる。
【００２２】図１の例では、第２層のポリイミド膜１２
と第３層のポリイミド膜１３との間にマイクロストリッ
プ導体１５が配置され、第４層のポリイミド膜１４上に
マイクロストリップ導体１６が配置されている。
と第３層のポリイミド膜１３との間にマイクロストリッ
プ導体１５が配置され、第４層のポリイミド膜１４上に
マイクロストリップ導体１６が配置されている。
【００２３】その後、図１（ｃ）に示すように、ＭＥＳ
−ＦＥＴ１００の上部領域１８のポリイミド膜１１，１
２，１３，１４をウエットエッチングにより除去する。
エッチング液としては例えばヒドラジンヒドラートおよ
びエチレンジアミンの１：５の３０℃混合液を用いる。
−ＦＥＴ１００の上部領域１８のポリイミド膜１１，１
２，１３，１４をウエットエッチングにより除去する。
エッチング液としては例えばヒドラジンヒドラートおよ
びエチレンジアミンの１：５の３０℃混合液を用いる。
【００２４】図２に本実施例の多層化ＭＭＩＣの平面図
を示す。図２においては、２つのソース電極６間にゲー
ト電極５およびドレイン電極７が配置され、２つのＭＥ
Ｓ−ＦＥＴが形成されている。ゲート電極５には伝送線
路１７が接続され、ドレイン電極７には伝送線路１０が
接続されている。
を示す。図２においては、２つのソース電極６間にゲー
ト電極５およびドレイン電極７が配置され、２つのＭＥ
Ｓ−ＦＥＴが形成されている。ゲート電極５には伝送線
路１７が接続され、ドレイン電極７には伝送線路１０が
接続されている。
【００２５】本実施例の多層化ＭＭＩＣにおいては、Ｍ
ＥＳ−ＦＥＴ１００の上部領域１８のポリイミド膜１
１，１２，１３，１４が除去されているので、ＭＥＳ−
ＦＥＴ１００のゲート部分の上部には膜厚０．２μｍの
薄い保護膜８を介して大気が存在する。空気の比誘電率
はほぼ１であり、ポリイミド膜の比誘電率３．７に比べ
て小さい。そのため、ＭＥＳ−ＦＥＴ１００の寄生容量
が小さくなり、ゲート容量が低減される。その結果、Ｍ
ＥＳ−ＦＥＴ１００の高周波特性が向上する。
ＥＳ−ＦＥＴ１００の上部領域１８のポリイミド膜１
１，１２，１３，１４が除去されているので、ＭＥＳ−
ＦＥＴ１００のゲート部分の上部には膜厚０．２μｍの
薄い保護膜８を介して大気が存在する。空気の比誘電率
はほぼ１であり、ポリイミド膜の比誘電率３．７に比べ
て小さい。そのため、ＭＥＳ−ＦＥＴ１００の寄生容量
が小さくなり、ゲート容量が低減される。その結果、Ｍ
ＥＳ−ＦＥＴ１００の高周波特性が向上する。
【００２６】ここで、本実施例および比較例の多層化Ｍ
ＭＩＣの高周波特性を測定した。比較例の多層化ＭＭＩ
Ｃは、ＭＥＳ−ＦＥＴ１００の上部領域１８にポリイミ
ド膜１１，１２，１３，１４が存在する点を除いて本実
施例の多層化ＭＭＩＣと同様の構造を有する。表１に４
０ＧＨｚでの高周波特性を示す。
ＭＩＣの高周波特性を測定した。比較例の多層化ＭＭＩ
Ｃは、ＭＥＳ−ＦＥＴ１００の上部領域１８にポリイミ
ド膜１１，１２，１３，１４が存在する点を除いて本実
施例の多層化ＭＭＩＣと同様の構造を有する。表１に４
０ＧＨｚでの高周波特性を示す。
【００２７】
【表１】
【００２８】ここで、ＳパラメータのＳ２１は出力端を
特性インピーダンス５０Ωで終端したときの伝送係数
（正方向伝送係数）、Ｓ１１は出力端を特性インピーダ
ンス５０Ωで終端したときの入力端の入力反射係数（入
力端反射係数）であり、｜Ｓ２１｜は利得、＜Ｓ１１は
位相を表わす。
特性インピーダンス５０Ωで終端したときの伝送係数
（正方向伝送係数）、Ｓ１１は出力端を特性インピーダ
ンス５０Ωで終端したときの入力端の入力反射係数（入
力端反射係数）であり、｜Ｓ２１｜は利得、＜Ｓ１１は
位相を表わす。
【００２９】表１からわかるように、ＭＥＳ−ＦＥＴ１
００の上部領域１８にポリイミド膜１１，１２，１３，
１４が存在しない場合には、存在する場合に比べて利得
および位相が大きく相違する。特に、広帯域の回路で
は、Ｓ１１の位相は小さい方が好ましい。上記の特性の
変化は、ゲート長を０．２μｍから０．１μｍに短縮し
た場合の特性の変化に相当する。
００の上部領域１８にポリイミド膜１１，１２，１３，
１４が存在しない場合には、存在する場合に比べて利得
および位相が大きく相違する。特に、広帯域の回路で
は、Ｓ１１の位相は小さい方が好ましい。上記の特性の
変化は、ゲート長を０．２μｍから０．１μｍに短縮し
た場合の特性の変化に相当する。
【００３０】このように、本実施例の多層化ＭＭＩＣで
は、ＭＥＳ−ＦＥＴ１００の上部領域１８のポリイミド
膜１１，１２，１３，１４を除去することにより、ゲー
ト長を半分に短縮することに相当する高周波特性の向上
が達成された。したがって、ＭＭＩＣの高周波特性を向
上させつつ小型化および高集積化が図られ、設計性が良
好となる。
は、ＭＥＳ−ＦＥＴ１００の上部領域１８のポリイミド
膜１１，１２，１３，１４を除去することにより、ゲー
ト長を半分に短縮することに相当する高周波特性の向上
が達成された。したがって、ＭＭＩＣの高周波特性を向
上させつつ小型化および高集積化が図られ、設計性が良
好となる。
【００３１】なお、上記実施例では、半導体基板上に電
界効果トランジスタが形成された場合を示したが、半導
体基板上にダイオードが形成されている場合にも、アノ
ード・カソード間の領域の上部のポリイミド膜を除去す
ることにより、上記実施例と同様の効果が得られる。
界効果トランジスタが形成された場合を示したが、半導
体基板上にダイオードが形成されている場合にも、アノ
ード・カソード間の領域の上部のポリイミド膜を除去す
ることにより、上記実施例と同様の効果が得られる。
【００３２】
【発明の効果】以上のように本発明によれば、半導体基
板上に形成された半導体素子の少なくとも真性部の上部
を除いて半導体基板上に複数の絶縁層からなる積層構造
を形成することにより、半導体素子の電極間の容量が低
減され、高周波特性が向上する。また、半導体素子の真
性部に応力が加わらないので、素子の信頼性が向上す
る。したがって、良好な高周波特性を有し、かつ小型化
および高集積化が図られた半導体集積回路が得られる。
板上に形成された半導体素子の少なくとも真性部の上部
を除いて半導体基板上に複数の絶縁層からなる積層構造
を形成することにより、半導体素子の電極間の容量が低
減され、高周波特性が向上する。また、半導体素子の真
性部に応力が加わらないので、素子の信頼性が向上す
る。したがって、良好な高周波特性を有し、かつ小型化
および高集積化が図られた半導体集積回路が得られる。
【図１】本発明の一実施例における多層化ＭＭＩＣの製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図２】図１の多層化ＭＭＩＣの平面図である。
【図３】従来のＭＭＩＣにおけるマイクロストリップ線
路の断面図である。
路の断面図である。
【図４】多層化ＭＭＩＣにおける薄膜マイクロストリッ
プ線路の断面図である。
プ線路の断面図である。
１ ＧａＡｓ基板 ２ チャネル層 ３，４ ｎ+ 層 ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 ８ 保護膜 １１，１２，１３，１４ ポリイミド膜 １８ ＭＥＳ−ＦＥＴの上部領域 １００ ＭＥＳ−ＦＥＴ
Claims (2)
- 【請求項１】 半導体基板上に複数の絶縁層からなる積
層構造を形成し、前記積層構造の層間または層上に伝送
線路を配設してなる半導体集積回路において、前記半導
体基板上に半導体素子を形成し、前記半導体素子の少な
くとも真性部の上部を除いて前記半導体基板上に前記複
数の絶縁層からなる積層構造を形成したことを特徴とす
る半導体集積回路。 - 【請求項２】 前記半導体基板はＧａＡｓからなり、前
記複数の絶縁層はポリイミド膜からなることを特徴とす
る請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12027995A JPH08316245A (ja) | 1995-05-18 | 1995-05-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12027995A JPH08316245A (ja) | 1995-05-18 | 1995-05-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316245A true JPH08316245A (ja) | 1996-11-29 |
Family
ID=14782313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12027995A Pending JPH08316245A (ja) | 1995-05-18 | 1995-05-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347407A (ja) * | 1997-03-14 | 2003-12-05 | Toshiba Corp | マイクロ波集積回路素子 |
-
1995
- 1995-05-18 JP JP12027995A patent/JPH08316245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003347407A (ja) * | 1997-03-14 | 2003-12-05 | Toshiba Corp | マイクロ波集積回路素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0897375A (ja) | マイクロ波集積回路装置及びその製造方法 | |
| TWI517350B (zh) | 用於無線應用之高功率半導體裝置及用以形成高功率半導體裝置之方法 | |
| JP2006173595A (ja) | 半導体集積回路装置及びそれを用いた車載レーダシステム | |
| US4673958A (en) | Monolithic microwave diodes | |
| JPH0774285A (ja) | 半導体装置 | |
| US4859633A (en) | Process for fabricating monolithic microwave diodes | |
| JPH08172161A (ja) | インダクタ素子とその製法およびそれを用いたモノリシックマイクロ波集積回路素子 | |
| US20010033210A1 (en) | Microstrip line, method for fabricating the same, inductor element, and RF semiconductor device | |
| JP2000068714A (ja) | ミリ波用整合回路および通信モジュール | |
| JP4108817B2 (ja) | マイクロ波・ミリ波回路装置とその製造方法 | |
| JPH08316245A (ja) | 半導体集積回路 | |
| JP3517130B2 (ja) | 伝送線路、その電気的特性の調整方法、およびマイクロ波モノリシックｉｃ | |
| JP3290360B2 (ja) | マイクロ波集積回路 | |
| JP3455413B2 (ja) | 半導体装置 | |
| JPH05335487A (ja) | 伝送回路素子 | |
| US6800929B1 (en) | Semiconductor device | |
| JP3493152B2 (ja) | 半導体装置 | |
| US6521972B1 (en) | RF power transistor having low parasitic impedance input feed structure | |
| JPH10289979A (ja) | 高周波半導体デバイス | |
| JPS6056306B2 (ja) | マイクロ波ｉｃ装置とその製造方法 | |
| JPS62211962A (ja) | 高周波半導体装置の製造方法 | |
| JPH1154699A (ja) | 高周波集積回路装置 | |
| JP3992862B2 (ja) | 高周波マルチチップモジュール | |
| JP3631428B2 (ja) | フリップチップ実装構造を持つ半導体装置 | |
| JP3168969B2 (ja) | 電界効果トランジスタおよび集積回路、電界効果トランジスタあるいは集積回路の製造方法 |