JP3631428B2 - フリップチップ実装構造を持つ半導体装置 - Google Patents
フリップチップ実装構造を持つ半導体装置 Download PDFInfo
- Publication number
- JP3631428B2 JP3631428B2 JP2000301386A JP2000301386A JP3631428B2 JP 3631428 B2 JP3631428 B2 JP 3631428B2 JP 2000301386 A JP2000301386 A JP 2000301386A JP 2000301386 A JP2000301386 A JP 2000301386A JP 3631428 B2 JP3631428 B2 JP 3631428B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- semiconductor device
- substrate
- semiconductor
- transmission line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
Landscapes
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はバンプを用いたフリップチップ接続を持つ半導体装置の構造に係わり、特にＭＭＩＣ、ＨＩＣ等のマイクロ波帯・ミリ波帯回路用半導体装置の構造に関する。
【０００２】
【従来の技術】
近年の情報通信分野における急速な需要の伸びにより、通信回線数を増やすことが急務となってきている。このため、従来あまり使用されていなかったマイクロ波・ミリ波帯を使用するシステムの実用化が急ピッチで進められている。
【０００３】
高周波帯無線通信器のＲＦ部は一般的に発振器、シンセサイザ、変調器、電力増幅器、低雑音増幅器、復調器、アンテナで構成されている。通信器には、電気特性が優れていること、小形であることが望まれる。高周波回路部の小形化を考える場合、可能な限り必要な回路を一つの半導体チップ内に形成すること、すなわち、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化することが有効である。
【０００４】
回路のＭＭＩＣ化に関しては、半導体集積化技術の飛躍的な発展に伴って半導体チップ上の回路の集積化が進み、一つの半導体チップ内に形成される回路は、従来の単体能動素子から機器の１つの回路機能を果たす機能回路ブロックへ、更には、複数の機能回路ブロックへと集積化度が高くなってきている。
【０００５】
ＭＭＩＣには、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ− Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の能動素子と、キャパシタ、インダクタ、抵抗等の受動素子、および線路等が形成されている。
【０００６】
従来の半導体装置の断面図を図１０、平面図を図１１に示す。半導体基板（チップ）１はアセンブリ基板２にボンディング・ワイヤ１１で接続されている。本構造ではボンディングワイヤ接続に必要な面積が発生し、半導体装置のサイズが大きくなってしまうため、さらなる小形化を図る目的でフリップチップ構造を持つ半導体装置が提案された。
【０００７】
従来のフリップチップ構造を持つ半導体装置を図１２に示す。フリップチップ構造を用いることにより、半導体基板（チップ）１とアセンブリ基板２を接続する為に必要な面積は新たに発生せず、半導体装置が小型化できる。半導体基板１は主面にトランジスタ５、伝送線路用信号線１４、バンプ電極４等が形成され、裏面に伝送線路用グラウンドパターンあるいはトランジスタ用グラウンドパターン３等が形成されている。伝送線路用信号線１４は、グランドパターン３とペアでマイクロストリップ線路を形成している。
【０００８】
【発明が解決しようとする課題】
しかし、マイクロストリップ線路構造を使用する場合には、半導体基板１を薄く削り裏面にグラウンドパターン３を形成する工程と、ヴィア（不図示）を形成する工程が必要となり、半導体基板の価格が高くなってしまうという問題があった。
【０００９】
そこで、半導体基板の伝送線路として、主面にコプレーナ線路を形成することで裏面のグラウンドパターンを省略することも可能であるが、この場合、半導体基板主面の信号線の両側に幅の広いグラウンドパターンが必要になるため、半導体基板が大面積になってしまい価格が高くなる、レイアウト設計の自由度が低くなるという問題があった。
【００１０】
本発明は上記事情を考慮してなされたもので、その目的とするところは、高周波部品において、安価でレイアウト設計の自由度が大きく、工程が複雑にならない構造を持つ小形・高性能の半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明に関わる半導体装置は、少なくともトランジスタと高周波伝送線路用の信号線が主面に形成された半導体基板と、前記半導体基板の主面と対向して備えられ、前記高周波伝送線路用のグラウンドパターンを前記半導体基板との対向面に有するアセンブリ基板と、前記トランジスタのグラウンド端子と前記高周波伝送線路用のグラウンドパターンとを接続する突起状電極とを具備することを特徴とする。
【００１２】
また、前記アセンブリ基板のグラウンドパターンは、前記トランジスタのグラウンド端子に対向して設けられ、両者が前記突起電極により直接的に接続されていることを特徴とする。
【００１３】
前記半導体基板と前記アセンブリ基板とが対向する間隙を、誘電体フィルム、ポッティング材または封止材で選択的に充填することができる。
【００１４】
前記アセンブリ基板のグラウンドパターンは、前記半導体基板のトランジスタの活性領域に対向する部分において欠落しているようにしてもよい。
【００１５】
前記半導体基板の前記高周波伝送線路用の信号線は、前記半導体基板の主面に形成されたグラウンドパターンにより挟まれてコプレーナ線路を構成しているようにしてもよい。
【００１６】
前記トランジスタが高電子移動度トランジスタであるときに、本発明は特に有効である。
【００１７】
本発明の半導体装置は、トランジスタと高周波伝送線路が形成された半導体基板と、グラウンドパターンを持つアセンブリ基板とから構成され、半導体基板とアセンブリ基板とは、微小な突起状電極（バンプ電極）で基板に接続するフリップチップ接続される。半導体基板上には高周波伝送線路用信号線が形成され、アセンブリ基板に前記高周波伝送線路用信号線とペアになるグラウンドパターンが形成される。
【００１８】
すなわち、高周波部品において、安価でレイアウト設計の自由度が大きく、工程が複雑にならない構造を持つ小形・高性能の半導体装置が可能になる。
【００１９】
【発明の実施の形態】
以下に、図面を参照して本発明の実施形態を説明する。
【００２０】
（第１の実施形態）
本発明の第１の実施形態に係わる半導体装置の断面図を図１（ａ）に、半導体基板の素子形成面の平面図を図１（ｂ）に、アセンブリ基板上面図を図２にそれぞれ示す。図１（ａ）は図１（ｂ）のＡ−Ａ線に沿った高周波伝送線路用信号線部分での断面図である。
【００２１】
半導体装置は、少なくともトランジスタ（ＨＥＭＴ）５と線路６ａが形成された半導体基板１と、グラウンドパターン６ｂを持つアセンブリ基板２とから構成され、半導体基板１とアセンブリ基板２とは、微小な突起状電極（バンプ電極）４で接続するフリップチップ方式で接続されている。
【００２２】
より詳細には、半導体基板１上に高周波伝送線路用信号線６ａが形成され、アセンブリ基板２に前記高周波伝送線路用信号線６ａとペアになるグラウンドパターン６ｂが形成され、かつ、半導体基板１に形成されたＨＥＭＴ（高電子移動度トランジスタ）５用のグラウンドパターンがアセンブリ基板２に形成された構造を持つ。つまり、高周波部品において、安価でレイアウト設計の自由度が大きく、工程が複雑にならない構造を持つ小形・高性能の半導体装置が可能になる。
【００２３】
図１において、半導体基板１は砒化ガリウム等の半絶縁性材料からなり、その上には能動素子であるＨＥＭＴ５、伝送線路の信号線６ａ、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタ７、ＨＥＭＴ用バイアス回路１６等が形成されており、アセンブリ基板２上の半導体基板対向部グラウンドパターン６ｂを含めて、機能回路ブロックを形成している。ＨＥＭＴ５中の参照番号１５は、トランジスタのグラウンドであるソース端子間を接続するブリッジである。
【００２４】
図１（ｂ）に示す４１ 〜４１５はそれぞれ突起状電極であり、４１１，４６ は夫々チップの入力信号端子、出力信号端子、４２ ，４４ ，４８ ，４１０は夫々バイアス回路のバイアス端子、その他はすべてグラウンド端子である。
【００２５】
配線精度は、半導体加工技術に依る半導体基板１の方がプリント配線板加工技術に依るアセンブリ基板２より高いため、高周波信号線を半導体基板側に設けることで精度の高い伝送線路作ることができる。
【００２６】
図２はセラミックや樹脂等の絶縁性材料で形成されたアセンブリ基板の上面図であり、入出力信号線及びバイアス線である６ｃの部分を除いて、導電性のグラウンドパターン６ｂが全面に形成されている。８１ 〜８１５は、夫々突起状電極接続用パッドであり、半導体基板１上の突起状電極４１ 〜４１５が接続される。４及び８の添え数字は、各パッド及び電極の対応関係を示している。
【００２７】
図１（ｂ）中に示すＨＥＭＴ５のグラウンド端子４12〜４15を初めとして全てのグラウンド端子は突起状電極によりグラウンドパターン６ｂの接続パッドに最短距離で接続されている。なお、ＨＥＭＴ５の活性領域直下のアセンブリ基板グラウンドパターンは、ＨＥＭＴ５の対地容量を減らすために無くしてもよい。
【００２８】
図１２に示す従来構造の半導体装置では、半導体基板１が実装されているアセンブリ基板２の部分のグラウンド電流パスが、半導体基板１のバンプ形成面と逆である裏面３を通ることから長くなり、半導体装置のサイズに依存して起こる共振がより低い周波数から発生してしまう。これに対し、本発明の半導体装置の構造では、半導体基板表面に形成されたＨＥＭＴ５のグラウンド端子を突起状電極４を介して直接アセンブリ基板のグラウンドパターン６ｂに接続するので、従来構造よりグラウンド電流パスを短くでき、半導体装置のサイズに依存して起こる共振の周波数を高くすることができる。
【００２９】
次に、第１の実施例の半導体基板（チップ）１の製造方法を説明する。図３、図４は本実施例の半導体装置中のＨＥＭＴ５の製造工程を段階的に示す断面図である。
【００３０】
図３は、ＨＥＭＴ５の形成に使用される半導体基板１中の積層構造部分を示す断面図である。まず半絶縁性ＧａＡｓ等の基体２１の上にバッファ層２２、チャネル層２３、スペーサ層２４、電子供給層２５、ショットキーコンタクト層２６、オーミックコンタクト層２７をＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法により順次成長していく。チャネル層２３はアンドープ層であって、電子供給層２５から電子が供給されて、ここに二次元電子ガスが形成されることになる。この様に結晶成長を行った基板の素子形成領域以外の部分をエッチングして素子分離を行った後、図４（ａ）のようにソース・ドレイン領域にオーミック電極２１０、２１１を形成する。
【００３１】
続いて、ゲート領域に開口を持つフォトレジスト・パターン（不図示）を形成し、このフォトレジストパターンを用いてゲート領域のオーミックコンタクト層２７をエッチングし、ショットキーコンタクト層２６を露出させる。そしてゲート電極材料を蒸着し、リフトオフ加工をして図４（ｂ）のような断面形状がＴ型のゲート電極２１５を形成する。
【００３２】
つぎに、フォトレジスト（不図示）をコーティングし、伝送線路や各端子の引き出し配線領域のパターニングをする。そしてメタル材料を蒸着し、リフトオフ法により、第１のメタル層２１６を形成する。このあと、図４（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板のバンプ電極以外の部分にパッシベーション膜となるＳｉＮ２１７を堆積させる。以上で、ＨＥＭＴ５の製造工程は終了する。
【００３３】
以上、ＨＥＭＴを例に採り半導体基板の製造方法を説明したが、よく知られた方法でＭＩＭキャパシタ等を一連の工程中において形成することにより、ＭＭＩＣのチップを製造することができる。
【００３４】
（第２の実施形態）
図５は本発明の第２の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図である。第２の実施形態が第１の実施形態と異なる点は、半導体基板１とアセンブリ基板２の間隙で、突起状電極４の無い部分には誘電体フィルム９が設けられていることである。このように、誘電体フィルム９やポッティング材、封止材等を挿入することにより、第１の実施形態と同じ実効誘電率を得るために必要な信号線幅がより細くて済み、小形化に有効である。また、フィルム等を挿入することにより突起状電極接続部の接続信頼性を向上できる。
【００３５】
なお、誘電体フィルム９の場合、アセンブリ基板２に予め誘電体フィルム９を張っておき、その後に突起状電極４が付いた半導体基板１を圧着すればよい。また、ポッティング材の場合は、半導体基板１とアセンブリ基板２を突起状電極４で圧着し、横からポッティング材を注入すればよい。
【００３６】
図６は本発明の第２の実施形態の変形例であり、半導体装置の高周波伝送線路用信号線部分での断面図である。図６に示すように、誘電体フィルムを突起状電極部４の周辺に選択的に形成することも可能である。図６のようにＨＥＭＴ５上に誘電体フィルム９が無い構造にすると、ＨＥＭＴ５の誘電体フィルムの影響による特性劣化を避けることができる。なお、ここでは誘電体フィルムを使用したが、誘電体フィルム代わりにポッティング材、封止材を用いても同様の効果が得られる。
【００３７】
（第３の実施形態）
本発明の第３の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図を図７（ａ）に、半導体基板主面図を図７（ｂ）に、アセンブリ基板上面図を図７（ｃ）にそれぞれ示す。図７（ａ）は図７（ｂ）のＢ−Ｂ線に沿った断面図に相当する。
【００３８】
第３の実施形態が第１及び第２の実施形態と異なる点は、半導体基板上に、トランジスタ（ＨＥＭＴ）、トランジスタ用突起状電極、トランジスタの電極と突起状電極接続用の長さが短い引出し線（高周波信号線）のみが形成されている点である。即ち、半導体装置は個別の半導体チップ１と図示しないキャパシタチップ等の受動部品チップを用いたＨＩＣ（Ｈｙｂｒｉｄ ＩＣ）の構成で形成される。
【００３９】
半導体チップ１の突起状電極４２１〜４２４は、夫々図７（ｃ）に示すアセンブリ基板２上の接続パッド８２１〜８２４に対応して接続される。この場合、４２４と４２２が高周波信号入出力端子であり、４２１と４２３がグラウンド端子である。本構造の場合でも、第１および第２の実施形態と同様な効果が得られる。
【００４０】
本発明の第３の実施形態の変形例に係わる半導体装置の高周波伝送線路用信号線部分での断面図を図８（ａ）に、半導体基板主面図を図８（ｂ）に、アセンブリ基板上面図を図８（ｃ）にそれぞれ示す。
【００４１】
図８の半導体装置は、ＨＥＭＴの活性領域直下のアセンブリ基板グラウンドパターンが無いことである。本構造を採用することにより、ＨＥＭＴの対地容量を減らすことができ、より高周波特性に優れた構造を持つＨＥＭＴを得ることができる。なお、ＨＥＭＴの活性領域とはトランジスタ作用の本質部分を司る部分で、電極取り出し配線部分を含まない領域である。本構造の場合でも、高周波伝送線路６ａ下にはグラウンドパターン６ｂが存在するので、第１および第２の実施形態と同様な効果が得られる。
【００４２】
（第４の実施形態）
図９は本発明の第４の実施形態に係わる半導体装置の半導体基板素子形成面の平面図である。
【００４３】
第４の実施形態が第１の実施形態と異なる点は、半導体基板上の伝送線路として、半導体基板に信号線６ａを持ち、アセンブリ基板（不図示）にグラウンドパターン（６ｂ）を持つマイクロストリップ線路の他、半導体基板主面に形成されたコプレーナ線路を持つことである。図９において、信号線６ａとグラウンドパターン６ｄがコプレーナ線路を構成する。各グラウンドパターン６ｄはブリッジ線６ｅにより接続されると共に、突起電極４４６〜４５５によりアッセンブリ基板のグラウンドパターン（６ｂ）に接続される。
【００４４】
アセンブリ基板上の半導体基板のコプレーナ線路と対向する部分にグラウンドパターンを設けることにより、グラウンド付きコプレーナ線路も形成可能である。
【００４５】
第４の実施形態が第１〜第３の実施形態と異なる点は、コプレーナ線路を持つため、その信号線幅とギャップを適当な値に選ぶことにより、低損失な線路を設けることができ、損失を嫌う回路に有効である。
【００４６】
なお、本発明は上述した実施形態に限定されるものではない。例えば、上述した実施形態ではＨＥＭＴを用いた半導体装置について述べてきたが、本発明はこの他どのような素子に関しても、例えば縦形構造のバイポーラトランジスタ全般にも応用可能である。また、受動素子のみで構成される高周波回路装置にも適用可能である。さらに、突起状電極を半導体基板に設けた例を説明したが、突起状電極をアッセンブリ基板上に設けるようにしてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００４７】
【発明の効果】
以上詳述したように本発明の半導体装置は、トランジスタと線路が形成された半導体基板と、グラウンドパターンを持つアセンブリ基板とから構成され、半導体基板とアセンブリ基板とは、微小な突起状電極（バンプ電極）で接続するフリップチップ接続されており、半導体基板上に高周波伝送線路用信号線が形成され、アセンブリ基板に前記高周波伝送線路用信号線とペアになるグラウンドパターンが形成され、かつ、半導体基板上トランジスタ用グラウンドパターンがアセンブリ基板に形成された構造を有する。
【００４８】
すなわち、高周波部品において、安価でレイアウト設計の自由度が大きく、工程が複雑にならない構造を持つ小形・高性能の半導体装置が可能になる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図、（ｂ）は半導体基板の素子形成面の平面図。
【図２】第１の実施形態に係わる半導体装置のアセンブリ基板上面図。
【図３】第１の実施形態に係わる半導体基板の製造工程を説明するための半導体基板の断面図。
【図４】図３に続く工程を説明する為の半導体基板の断面図。
【図５】本発明の第２の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図。
【図６】第２の実施形態の変形例の半導体装置の断面図。
【図７】（ａ）は本発明の第３の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図、（ｂ）は同じく半導体基板の素子形成面平面図、（ｃ）は同じくアセンブリ基板上面図。
【図８】（ａ）は本発明の第３の実施形態の変形例に係わる半導体装置の高周波伝送線路用信号線部分での断面図、（ｂ）は同じく半導体基板の素子形成面平面図、（ｃ）は同じくアセンブリ基板上面図。
【図９】本発明の第４の実施形態に係わる半導体装置の半導体基板素子形成面平面図。
【図１０】ワイヤボンディング方式を使用した従来の半導体装置の高周波伝送線路用信号線部分での断面図。
【図１１】図１０の半導体装置の上面図。
【図１２】フリップチップ方式を使用した従来の半導体装置の高周波伝送線路用信号線部分での断面図。
【符号の説明】
１ … 半導体基板
２ … アセンブリ基板
３ … バック・メタル
４、４１ 〜４１５，４２１〜４２４，４３１〜４５５ … 突起状電極（バンプ電極）
５ … ＨＥＭＴ
６ａ … 半導体基板上の高周波伝送線路用信号線
６ｂ … アセンブリ基板上の高周波伝送線路用グラウンドパターン
６ｃ … アセンブリ基板上の信号線
６ｄ … グラウンドパターン用ブリッジ線
６ｅ … アセンブリ基板上のバイアス線
７ … ＭＩＭキャパシタ
８、８１ 〜８１５，８２１〜８２４，８３１〜８５５ … 突起電極接続用ランド
９ … 誘電体フィルム
１１ … ボンディング・ワイヤ
１２ … ボンディング・ワイヤ用パッド
１３ … グラウンド・メタルパターン
１５ … ブリッジ
１６ … バイアス回路
２１ … 半絶縁性半導体基板
２２ … バッファ層
２３ … チャネル層
２４ … スペーサ層
２５ … 電子供給層
２６ … ショットキーコンタクト層
２７ … オーミックコンタクト層
２１０ … オーミック電極（ソース側）
２１１ … オーミック電極（ドレイン側）
２１５ … ゲート電極
２１６ … 第１のメタル層
２１７ … パッシベーション膜
【発明の属する技術分野】
本発明はバンプを用いたフリップチップ接続を持つ半導体装置の構造に係わり、特にＭＭＩＣ、ＨＩＣ等のマイクロ波帯・ミリ波帯回路用半導体装置の構造に関する。
【０００２】
【従来の技術】
近年の情報通信分野における急速な需要の伸びにより、通信回線数を増やすことが急務となってきている。このため、従来あまり使用されていなかったマイクロ波・ミリ波帯を使用するシステムの実用化が急ピッチで進められている。
【０００３】
高周波帯無線通信器のＲＦ部は一般的に発振器、シンセサイザ、変調器、電力増幅器、低雑音増幅器、復調器、アンテナで構成されている。通信器には、電気特性が優れていること、小形であることが望まれる。高周波回路部の小形化を考える場合、可能な限り必要な回路を一つの半導体チップ内に形成すること、すなわち、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化することが有効である。
【０００４】
回路のＭＭＩＣ化に関しては、半導体集積化技術の飛躍的な発展に伴って半導体チップ上の回路の集積化が進み、一つの半導体チップ内に形成される回路は、従来の単体能動素子から機器の１つの回路機能を果たす機能回路ブロックへ、更には、複数の機能回路ブロックへと集積化度が高くなってきている。
【０００５】
ＭＭＩＣには、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、ＨＢＴ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ− Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の能動素子と、キャパシタ、インダクタ、抵抗等の受動素子、および線路等が形成されている。
【０００６】
従来の半導体装置の断面図を図１０、平面図を図１１に示す。半導体基板（チップ）１はアセンブリ基板２にボンディング・ワイヤ１１で接続されている。本構造ではボンディングワイヤ接続に必要な面積が発生し、半導体装置のサイズが大きくなってしまうため、さらなる小形化を図る目的でフリップチップ構造を持つ半導体装置が提案された。
【０００７】
従来のフリップチップ構造を持つ半導体装置を図１２に示す。フリップチップ構造を用いることにより、半導体基板（チップ）１とアセンブリ基板２を接続する為に必要な面積は新たに発生せず、半導体装置が小型化できる。半導体基板１は主面にトランジスタ５、伝送線路用信号線１４、バンプ電極４等が形成され、裏面に伝送線路用グラウンドパターンあるいはトランジスタ用グラウンドパターン３等が形成されている。伝送線路用信号線１４は、グランドパターン３とペアでマイクロストリップ線路を形成している。
【０００８】
【発明が解決しようとする課題】
しかし、マイクロストリップ線路構造を使用する場合には、半導体基板１を薄く削り裏面にグラウンドパターン３を形成する工程と、ヴィア（不図示）を形成する工程が必要となり、半導体基板の価格が高くなってしまうという問題があった。
【０００９】
そこで、半導体基板の伝送線路として、主面にコプレーナ線路を形成することで裏面のグラウンドパターンを省略することも可能であるが、この場合、半導体基板主面の信号線の両側に幅の広いグラウンドパターンが必要になるため、半導体基板が大面積になってしまい価格が高くなる、レイアウト設計の自由度が低くなるという問題があった。
【００１０】
本発明は上記事情を考慮してなされたもので、その目的とするところは、高周波部品において、安価でレイアウト設計の自由度が大きく、工程が複雑にならない構造を持つ小形・高性能の半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明に関わる半導体装置は、少なくともトランジスタと高周波伝送線路用の信号線が主面に形成された半導体基板と、前記半導体基板の主面と対向して備えられ、前記高周波伝送線路用のグラウンドパターンを前記半導体基板との対向面に有するアセンブリ基板と、前記トランジスタのグラウンド端子と前記高周波伝送線路用のグラウンドパターンとを接続する突起状電極とを具備することを特徴とする。
【００１２】
また、前記アセンブリ基板のグラウンドパターンは、前記トランジスタのグラウンド端子に対向して設けられ、両者が前記突起電極により直接的に接続されていることを特徴とする。
【００１３】
前記半導体基板と前記アセンブリ基板とが対向する間隙を、誘電体フィルム、ポッティング材または封止材で選択的に充填することができる。
【００１４】
前記アセンブリ基板のグラウンドパターンは、前記半導体基板のトランジスタの活性領域に対向する部分において欠落しているようにしてもよい。
【００１５】
前記半導体基板の前記高周波伝送線路用の信号線は、前記半導体基板の主面に形成されたグラウンドパターンにより挟まれてコプレーナ線路を構成しているようにしてもよい。
【００１６】
前記トランジスタが高電子移動度トランジスタであるときに、本発明は特に有効である。
【００１７】
本発明の半導体装置は、トランジスタと高周波伝送線路が形成された半導体基板と、グラウンドパターンを持つアセンブリ基板とから構成され、半導体基板とアセンブリ基板とは、微小な突起状電極（バンプ電極）で基板に接続するフリップチップ接続される。半導体基板上には高周波伝送線路用信号線が形成され、アセンブリ基板に前記高周波伝送線路用信号線とペアになるグラウンドパターンが形成される。
【００１８】
すなわち、高周波部品において、安価でレイアウト設計の自由度が大きく、工程が複雑にならない構造を持つ小形・高性能の半導体装置が可能になる。
【００１９】
【発明の実施の形態】
以下に、図面を参照して本発明の実施形態を説明する。
【００２０】
（第１の実施形態）
本発明の第１の実施形態に係わる半導体装置の断面図を図１（ａ）に、半導体基板の素子形成面の平面図を図１（ｂ）に、アセンブリ基板上面図を図２にそれぞれ示す。図１（ａ）は図１（ｂ）のＡ−Ａ線に沿った高周波伝送線路用信号線部分での断面図である。
【００２１】
半導体装置は、少なくともトランジスタ（ＨＥＭＴ）５と線路６ａが形成された半導体基板１と、グラウンドパターン６ｂを持つアセンブリ基板２とから構成され、半導体基板１とアセンブリ基板２とは、微小な突起状電極（バンプ電極）４で接続するフリップチップ方式で接続されている。
【００２２】
より詳細には、半導体基板１上に高周波伝送線路用信号線６ａが形成され、アセンブリ基板２に前記高周波伝送線路用信号線６ａとペアになるグラウンドパターン６ｂが形成され、かつ、半導体基板１に形成されたＨＥＭＴ（高電子移動度トランジスタ）５用のグラウンドパターンがアセンブリ基板２に形成された構造を持つ。つまり、高周波部品において、安価でレイアウト設計の自由度が大きく、工程が複雑にならない構造を持つ小形・高性能の半導体装置が可能になる。
【００２３】
図１において、半導体基板１は砒化ガリウム等の半絶縁性材料からなり、その上には能動素子であるＨＥＭＴ５、伝送線路の信号線６ａ、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタ７、ＨＥＭＴ用バイアス回路１６等が形成されており、アセンブリ基板２上の半導体基板対向部グラウンドパターン６ｂを含めて、機能回路ブロックを形成している。ＨＥＭＴ５中の参照番号１５は、トランジスタのグラウンドであるソース端子間を接続するブリッジである。
【００２４】
図１（ｂ）に示す４１ 〜４１５はそれぞれ突起状電極であり、４１１，４６ は夫々チップの入力信号端子、出力信号端子、４２ ，４４ ，４８ ，４１０は夫々バイアス回路のバイアス端子、その他はすべてグラウンド端子である。
【００２５】
配線精度は、半導体加工技術に依る半導体基板１の方がプリント配線板加工技術に依るアセンブリ基板２より高いため、高周波信号線を半導体基板側に設けることで精度の高い伝送線路作ることができる。
【００２６】
図２はセラミックや樹脂等の絶縁性材料で形成されたアセンブリ基板の上面図であり、入出力信号線及びバイアス線である６ｃの部分を除いて、導電性のグラウンドパターン６ｂが全面に形成されている。８１ 〜８１５は、夫々突起状電極接続用パッドであり、半導体基板１上の突起状電極４１ 〜４１５が接続される。４及び８の添え数字は、各パッド及び電極の対応関係を示している。
【００２７】
図１（ｂ）中に示すＨＥＭＴ５のグラウンド端子４12〜４15を初めとして全てのグラウンド端子は突起状電極によりグラウンドパターン６ｂの接続パッドに最短距離で接続されている。なお、ＨＥＭＴ５の活性領域直下のアセンブリ基板グラウンドパターンは、ＨＥＭＴ５の対地容量を減らすために無くしてもよい。
【００２８】
図１２に示す従来構造の半導体装置では、半導体基板１が実装されているアセンブリ基板２の部分のグラウンド電流パスが、半導体基板１のバンプ形成面と逆である裏面３を通ることから長くなり、半導体装置のサイズに依存して起こる共振がより低い周波数から発生してしまう。これに対し、本発明の半導体装置の構造では、半導体基板表面に形成されたＨＥＭＴ５のグラウンド端子を突起状電極４を介して直接アセンブリ基板のグラウンドパターン６ｂに接続するので、従来構造よりグラウンド電流パスを短くでき、半導体装置のサイズに依存して起こる共振の周波数を高くすることができる。
【００２９】
次に、第１の実施例の半導体基板（チップ）１の製造方法を説明する。図３、図４は本実施例の半導体装置中のＨＥＭＴ５の製造工程を段階的に示す断面図である。
【００３０】
図３は、ＨＥＭＴ５の形成に使用される半導体基板１中の積層構造部分を示す断面図である。まず半絶縁性ＧａＡｓ等の基体２１の上にバッファ層２２、チャネル層２３、スペーサ層２４、電子供給層２５、ショットキーコンタクト層２６、オーミックコンタクト層２７をＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法により順次成長していく。チャネル層２３はアンドープ層であって、電子供給層２５から電子が供給されて、ここに二次元電子ガスが形成されることになる。この様に結晶成長を行った基板の素子形成領域以外の部分をエッチングして素子分離を行った後、図４（ａ）のようにソース・ドレイン領域にオーミック電極２１０、２１１を形成する。
【００３１】
続いて、ゲート領域に開口を持つフォトレジスト・パターン（不図示）を形成し、このフォトレジストパターンを用いてゲート領域のオーミックコンタクト層２７をエッチングし、ショットキーコンタクト層２６を露出させる。そしてゲート電極材料を蒸着し、リフトオフ加工をして図４（ｂ）のような断面形状がＴ型のゲート電極２１５を形成する。
【００３２】
つぎに、フォトレジスト（不図示）をコーティングし、伝送線路や各端子の引き出し配線領域のパターニングをする。そしてメタル材料を蒸着し、リフトオフ法により、第１のメタル層２１６を形成する。このあと、図４（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、半導体基板のバンプ電極以外の部分にパッシベーション膜となるＳｉＮ２１７を堆積させる。以上で、ＨＥＭＴ５の製造工程は終了する。
【００３３】
以上、ＨＥＭＴを例に採り半導体基板の製造方法を説明したが、よく知られた方法でＭＩＭキャパシタ等を一連の工程中において形成することにより、ＭＭＩＣのチップを製造することができる。
【００３４】
（第２の実施形態）
図５は本発明の第２の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図である。第２の実施形態が第１の実施形態と異なる点は、半導体基板１とアセンブリ基板２の間隙で、突起状電極４の無い部分には誘電体フィルム９が設けられていることである。このように、誘電体フィルム９やポッティング材、封止材等を挿入することにより、第１の実施形態と同じ実効誘電率を得るために必要な信号線幅がより細くて済み、小形化に有効である。また、フィルム等を挿入することにより突起状電極接続部の接続信頼性を向上できる。
【００３５】
なお、誘電体フィルム９の場合、アセンブリ基板２に予め誘電体フィルム９を張っておき、その後に突起状電極４が付いた半導体基板１を圧着すればよい。また、ポッティング材の場合は、半導体基板１とアセンブリ基板２を突起状電極４で圧着し、横からポッティング材を注入すればよい。
【００３６】
図６は本発明の第２の実施形態の変形例であり、半導体装置の高周波伝送線路用信号線部分での断面図である。図６に示すように、誘電体フィルムを突起状電極部４の周辺に選択的に形成することも可能である。図６のようにＨＥＭＴ５上に誘電体フィルム９が無い構造にすると、ＨＥＭＴ５の誘電体フィルムの影響による特性劣化を避けることができる。なお、ここでは誘電体フィルムを使用したが、誘電体フィルム代わりにポッティング材、封止材を用いても同様の効果が得られる。
【００３７】
（第３の実施形態）
本発明の第３の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図を図７（ａ）に、半導体基板主面図を図７（ｂ）に、アセンブリ基板上面図を図７（ｃ）にそれぞれ示す。図７（ａ）は図７（ｂ）のＢ−Ｂ線に沿った断面図に相当する。
【００３８】
第３の実施形態が第１及び第２の実施形態と異なる点は、半導体基板上に、トランジスタ（ＨＥＭＴ）、トランジスタ用突起状電極、トランジスタの電極と突起状電極接続用の長さが短い引出し線（高周波信号線）のみが形成されている点である。即ち、半導体装置は個別の半導体チップ１と図示しないキャパシタチップ等の受動部品チップを用いたＨＩＣ（Ｈｙｂｒｉｄ ＩＣ）の構成で形成される。
【００３９】
半導体チップ１の突起状電極４２１〜４２４は、夫々図７（ｃ）に示すアセンブリ基板２上の接続パッド８２１〜８２４に対応して接続される。この場合、４２４と４２２が高周波信号入出力端子であり、４２１と４２３がグラウンド端子である。本構造の場合でも、第１および第２の実施形態と同様な効果が得られる。
【００４０】
本発明の第３の実施形態の変形例に係わる半導体装置の高周波伝送線路用信号線部分での断面図を図８（ａ）に、半導体基板主面図を図８（ｂ）に、アセンブリ基板上面図を図８（ｃ）にそれぞれ示す。
【００４１】
図８の半導体装置は、ＨＥＭＴの活性領域直下のアセンブリ基板グラウンドパターンが無いことである。本構造を採用することにより、ＨＥＭＴの対地容量を減らすことができ、より高周波特性に優れた構造を持つＨＥＭＴを得ることができる。なお、ＨＥＭＴの活性領域とはトランジスタ作用の本質部分を司る部分で、電極取り出し配線部分を含まない領域である。本構造の場合でも、高周波伝送線路６ａ下にはグラウンドパターン６ｂが存在するので、第１および第２の実施形態と同様な効果が得られる。
【００４２】
（第４の実施形態）
図９は本発明の第４の実施形態に係わる半導体装置の半導体基板素子形成面の平面図である。
【００４３】
第４の実施形態が第１の実施形態と異なる点は、半導体基板上の伝送線路として、半導体基板に信号線６ａを持ち、アセンブリ基板（不図示）にグラウンドパターン（６ｂ）を持つマイクロストリップ線路の他、半導体基板主面に形成されたコプレーナ線路を持つことである。図９において、信号線６ａとグラウンドパターン６ｄがコプレーナ線路を構成する。各グラウンドパターン６ｄはブリッジ線６ｅにより接続されると共に、突起電極４４６〜４５５によりアッセンブリ基板のグラウンドパターン（６ｂ）に接続される。
【００４４】
アセンブリ基板上の半導体基板のコプレーナ線路と対向する部分にグラウンドパターンを設けることにより、グラウンド付きコプレーナ線路も形成可能である。
【００４５】
第４の実施形態が第１〜第３の実施形態と異なる点は、コプレーナ線路を持つため、その信号線幅とギャップを適当な値に選ぶことにより、低損失な線路を設けることができ、損失を嫌う回路に有効である。
【００４６】
なお、本発明は上述した実施形態に限定されるものではない。例えば、上述した実施形態ではＨＥＭＴを用いた半導体装置について述べてきたが、本発明はこの他どのような素子に関しても、例えば縦形構造のバイポーラトランジスタ全般にも応用可能である。また、受動素子のみで構成される高周波回路装置にも適用可能である。さらに、突起状電極を半導体基板に設けた例を説明したが、突起状電極をアッセンブリ基板上に設けるようにしてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００４７】
【発明の効果】
以上詳述したように本発明の半導体装置は、トランジスタと線路が形成された半導体基板と、グラウンドパターンを持つアセンブリ基板とから構成され、半導体基板とアセンブリ基板とは、微小な突起状電極（バンプ電極）で接続するフリップチップ接続されており、半導体基板上に高周波伝送線路用信号線が形成され、アセンブリ基板に前記高周波伝送線路用信号線とペアになるグラウンドパターンが形成され、かつ、半導体基板上トランジスタ用グラウンドパターンがアセンブリ基板に形成された構造を有する。
【００４８】
すなわち、高周波部品において、安価でレイアウト設計の自由度が大きく、工程が複雑にならない構造を持つ小形・高性能の半導体装置が可能になる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図、（ｂ）は半導体基板の素子形成面の平面図。
【図２】第１の実施形態に係わる半導体装置のアセンブリ基板上面図。
【図３】第１の実施形態に係わる半導体基板の製造工程を説明するための半導体基板の断面図。
【図４】図３に続く工程を説明する為の半導体基板の断面図。
【図５】本発明の第２の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図。
【図６】第２の実施形態の変形例の半導体装置の断面図。
【図７】（ａ）は本発明の第３の実施形態に係わる半導体装置の高周波伝送線路用信号線部分での断面図、（ｂ）は同じく半導体基板の素子形成面平面図、（ｃ）は同じくアセンブリ基板上面図。
【図８】（ａ）は本発明の第３の実施形態の変形例に係わる半導体装置の高周波伝送線路用信号線部分での断面図、（ｂ）は同じく半導体基板の素子形成面平面図、（ｃ）は同じくアセンブリ基板上面図。
【図９】本発明の第４の実施形態に係わる半導体装置の半導体基板素子形成面平面図。
【図１０】ワイヤボンディング方式を使用した従来の半導体装置の高周波伝送線路用信号線部分での断面図。
【図１１】図１０の半導体装置の上面図。
【図１２】フリップチップ方式を使用した従来の半導体装置の高周波伝送線路用信号線部分での断面図。
【符号の説明】
１ … 半導体基板
２ … アセンブリ基板
３ … バック・メタル
４、４１ 〜４１５，４２１〜４２４，４３１〜４５５ … 突起状電極（バンプ電極）
５ … ＨＥＭＴ
６ａ … 半導体基板上の高周波伝送線路用信号線
６ｂ … アセンブリ基板上の高周波伝送線路用グラウンドパターン
６ｃ … アセンブリ基板上の信号線
６ｄ … グラウンドパターン用ブリッジ線
６ｅ … アセンブリ基板上のバイアス線
７ … ＭＩＭキャパシタ
８、８１ 〜８１５，８２１〜８２４，８３１〜８５５ … 突起電極接続用ランド
９ … 誘電体フィルム
１１ … ボンディング・ワイヤ
１２ … ボンディング・ワイヤ用パッド
１３ … グラウンド・メタルパターン
１５ … ブリッジ
１６ … バイアス回路
２１ … 半絶縁性半導体基板
２２ … バッファ層
２３ … チャネル層
２４ … スペーサ層
２５ … 電子供給層
２６ … ショットキーコンタクト層
２７ … オーミックコンタクト層
２１０ … オーミック電極（ソース側）
２１１ … オーミック電極（ドレイン側）
２１５ … ゲート電極
２１６ … 第１のメタル層
２１７ … パッシベーション膜
Claims (4)
- 少なくともトランジスタと、高周波伝送線路のうち信号線のみが主面に形成された半導体基板と、
前記半導体基板の主面と対向して備えられ、前記高周波伝送線路の信号線に対応するグラウンドパターンを有するアセンブリ基板と、
前記トランジスタのグラウンド端子と前記高周波伝送線路用のグラウンドパターンとを接続する突起状電極と、
を具備することを特徴とする半導体装置。 - 前記半導体基板と前記アセンブリ基板とが対向する間隙が、誘電体フィルム、ポッティング材または封止材で選択的に充填されていることを特徴とする請求項１に記載の半導体装置。
- 前記アセンブリ基板のグラウンドパターンは、前記半導体基板のトランジスタの活性領域に対向する部分において欠落していることを特徴とする請求項１または２のいずれかに記載の半導体装置。
- 前記トランジスタが高電子移動度トランジスタであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301386A JP3631428B2 (ja) | 2000-09-29 | 2000-09-29 | フリップチップ実装構造を持つ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000301386A JP3631428B2 (ja) | 2000-09-29 | 2000-09-29 | フリップチップ実装構造を持つ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110737A JP2002110737A (ja) | 2002-04-12 |
| JP3631428B2 true JP3631428B2 (ja) | 2005-03-23 |
Family
ID=18782931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000301386A Expired - Fee Related JP3631428B2 (ja) | 2000-09-29 | 2000-09-29 | フリップチップ実装構造を持つ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3631428B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5631607B2 (ja) | 2009-08-21 | 2014-11-26 | 株式会社東芝 | マルチチップモジュール構造を有する高周波回路 |
| JP2016019068A (ja) * | 2014-07-07 | 2016-02-01 | 株式会社東芝 | 高周波増幅器 |
-
2000
- 2000-09-29 JP JP2000301386A patent/JP3631428B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002110737A (ja) | 2002-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6472738B2 (en) | Compound semiconductor device | |
| JP3487639B2 (ja) | 半導体装置 | |
| JP2006173595A (ja) | 半導体集積回路装置及びそれを用いた車載レーダシステム | |
| JPH05304175A (ja) | 電界効果トランジスタおよび高周波信号発振器および周波数変換回路 | |
| US20020093392A1 (en) | Microwave-millimeter wave circuit apparatus and fabrication method thereof having a circulator or isolator | |
| JP3913402B2 (ja) | 高周波回路装置 | |
| US6313512B1 (en) | Low source inductance compact FET topology for power amplifiers | |
| KR100589094B1 (ko) | 반도체 장치 | |
| JP4015746B2 (ja) | 半導体装置 | |
| JP3631428B2 (ja) | フリップチップ実装構造を持つ半導体装置 | |
| US6249013B1 (en) | Microwave-millimeter wave circuit device and method for manufacturing the same | |
| JP3517130B2 (ja) | 伝送線路、その電気的特性の調整方法、およびマイクロ波モノリシックｉｃ | |
| JP2991168B2 (ja) | 半導体装置およびその製造方法 | |
| JP3455413B2 (ja) | 半導体装置 | |
| JP2554672B2 (ja) | 電界効果型半導体装置 | |
| JP4872409B2 (ja) | 半導体装置の製造方法 | |
| JP3936221B2 (ja) | 高周波半導体装置 | |
| JPH06334137A (ja) | ハイブリッド集積回路およびその製造方法 | |
| JP3168969B2 (ja) | 電界効果トランジスタおよび集積回路、電界効果トランジスタあるいは集積回路の製造方法 | |
| JP2000101067A (ja) | 半導体装置および集積回路装置 | |
| JP3493152B2 (ja) | 半導体装置 | |
| US20060118834A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2000269384A (ja) | マイクロ波・ミリ波回路装置及びその製造方法 | |
| JP7332130B2 (ja) | 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置 | |
| JP3196752B2 (ja) | 半導体集積回路装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041119 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041216 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3631428 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071224 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091224 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091224 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101224 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111224 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121224 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121224 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131224 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |