JP4108817B2

JP4108817B2 - マイクロ波・ミリ波回路装置とその製造方法

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Publication number: JP4108817B2
Application number: JP07251698A
Authority: JP
Inventors: 達哉廣瀬
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-03-20
Filing date: 1998-03-20
Publication date: 2008-06-25
Anticipated expiration: 2018-03-20
Also published as: DE19903814C2; DE19903814A1; JPH11274411A; US6249013B1

Description

【０００１】
【発明の属する技術分野】
本発明は、マイクロ波・ミリ波回路装置とその製造方法に関し、特にコプレーナ型配線を有するマイクロ波・ミリ波回路装置とその製造方法に関する。
【０００２】
【従来の技術】
マイクロ・ミリ波等の高周波帯域で用いられる半導体集積回路装置として、モノリシックマイクロ波・ミリ波回路装置（ＭＭＩＣ）が知られている。送信、受信等においては、高い周波数を用いることが望まれるが、信号処理などにおいては、さほど高い周波数での動作は必要でない。そこで、特に高い周波数で動作をする回路単位をそれぞれＩＣチップ化し、回路基板上にボンディングする方法が採用されている。ＭＭＩＣは、多くはこのようなＩＣチップとして作成される。
【０００３】
半導体中のキャリアの移動度は、半導体材料によって制限される。一般的に、ＧａＡｓ、ＩｎＰなどの化合物半導体中のキャリアの移動度は、Ｓｉ中のキャリアの移動度よりも高い。従って、高周波ＩＣを作成する材料としては、化合物半導体がＳｉよりも適している。
【０００４】
高周波帯域で動作する半導体素子としては、付随容量が少ないほうが望ましい。化合物半導体は、Ｃｒドープ、酸素イオン注入等により、半絶縁性領域を形成できる。従って、ｐｎ分離を用いず、誘電体分離を行った半導体素子を得ることができる。従って、化合物半導体を用いることにより、付随容量の極めて低い半導体装置を作成することができる。
【０００５】
ミリ波帯の回路装置として、例えば７７ＧＨｚレーダ装置がある。レーダ装置全体を化合物半導体上に作成すると、送受信アンテナの専有面積が大きく、広い面積の化合物半導体基板を必要とし、装置全体のコストが非常に高いものになってしまう。製造価格を低減するためには、安価な材料の誘電体基板を用い、その上にアンテナを形成し、高周波動作の必要な回路部分のみを化合物半導体で作成したＭＭＩＣで作成し、アンテナを形成した基板上に結合することが望ましい。
【０００６】
化合物半導体基板の比誘電率は、一般的に１０以上である。このような高比誘電率の基板上に形成された配線を伝播する信号の波長は、短くなる。７７ＧＨｚの周波数では、例えばコプレーナ線路を伝播する信号波長は、およそ１．６ｍｍとなる。
【０００７】
化合物半導体基板上に形成された半導体能動素子は、性能の向上と共にその幾何学的寸法が小さくなる傾向を有する。このような半導体素子における小さな形状の変化は、半導体能動素子の入出力インピーダンスに大きな変化をもたらす。
【０００８】
作成した半導体能動素子の入出力インピーダンスが設計値と異なる場合、周辺の回路素子、特に整合回路の寸法に修正が必要となる。半導体集積回路装置を初めから作りなおすとすれば、任意の設計変更が可能であるが、一旦半導体素子等を作成した半導体基板は廃棄せねばならない。このため、製造原価が高くなってしまう。
【０００９】
コプレーナ配線においては、接地用導体と信号配線とが同一平面上に配置される。従って、接地用導体は信号配線によって分割されることになる。すると、接地用導体上の電位を一定に保つことが困難になる。特に、接地用導体自身がインピーダンスを発生するような幅と長さを有する場合、接地用導体上の電位が不安定になる。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、安定な動作を行うことができ、かつ製造原価を低くすることのできるコプレーナ配線を有するマイクロ・ミリ波回路装置を提供することである。
【００１１】
本発明の他の目的は、このようなコプレーナ配線を有するマイクロ・ミリ波回路装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の１観点によれば、誘電体領域を有する誘電体基板と、前記誘電体基板上に形成された接地導体接続用配線および回路素子と、前記回路素子に電気的に接続され、前記誘電体基板上で前記接地導体接続用配線の一部と立体的に交差する配線と、前記配線を介して分離され、前記接地導体接続用配線の一部によって電気的に接続され、前記誘電体基板上で前記配線とコプレーナ配線を構成する複数個の接地導体層パターンとを有し、前記接地導体接続用配線は、前記接地導体層パターンを接続する前記一部の少なくとも一方の外側に長さ１０μｍ以上の延長部を有し、前記回路素子の特性変動に対する前記コプレーナ配線の設計変更に対応可能であるマイクロ波・ミリ波回路装置が提供される。
【００１３】
複数個の接地導体層パターンを接地導体接続用配線によって電気的に接続することにより、接地導体層パターンの電位を安定化することができる。
【００１４】
いったん作成した配線と接地導体層パターンを除去し、新たな配線と接地導体層パターンを作成することにより、回路装置の修正を行い、且つ一旦作成した誘電体基板上の半導体素子やキャパシタ素子等の回路素子を再利用することが可能となる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００１６】
図３は、本発明の実施例によって作成されるＭＭＩＣの等価回路図を示す。図中左方に示す入力パッドＰ１は、線路Ｌ１を介してキャパシタＣ１の一方の電極に接続される。キャパシタＣ１の他方の電極は、十字型分岐部ＣＢ１、線路Ｌ２を介して、トランジスタＴｒ１のゲート電極に接続される。トランジスタＴｒ１は、例えば高電子移動度トランジスタ（ＨＥＭＴ）で構成される。
【００１７】
トランジスタＴｒ１のソース電極は接地され、ドレイン電極は線路Ｌ３、Ｔ字型分岐部ＴＢ１を介して、キャパシタＣ２の一方の電極に接続される。キャパシタＣ２の他方の電極は、Ｔ字型分岐部ＴＢ２、ＴＢ３、線路Ｌ４を介して、トランジスタＴｒ２のゲート電極に接続される。トランジスタＴｒ２は、例えばＨＥＭＴで構成される。
【００１８】
トランジスタＴｒ２のソース電極は接地され、ドレイン電極は線路Ｌ５、十字型分岐部ＣＢ２を介してキャパシタＣ３の一方の電極に接続される。キャパシタＣ３の他方の電極は、線路Ｌ６を介して出力パッドＰ２に接続される。このようにして、高周波信号が２段増幅されて伝達される主信号配線が形成される。キャパシタｃ１、Ｃ２、Ｃ３は直流成分を遮断する。
【００１９】
トランジスタＴｒ１、Ｔｒ２のゲート電極に対するバイアス電圧を与えるため、図中上方のゲートバイアスパッドＰ３から直流電圧が印加される。ゲートバイアスパッドＰ３は、線路Ｌ１１によって２つの線路Ｌ１１ａ、Ｌ１１ｂに分岐される。なお、線路Ｌ１１の分岐部分と接地との間には、抵抗Ｒ１１、キャパシタＣ１１の直列接続が接続され、低周波成分を吸収する。線路Ｌ１１中には、進行方向がほぼ直角に屈曲する屈曲部ＬＣを設けてもよい。
【００２０】
左側の線路Ｌ１１ａは、十字型交差部ＣＢ１１、線路Ｌ１２を介して高周波信号が通過する線路である主信号配線中に設けられた十字型交差部ＣＢ１の１つに接続される。
【００２１】
なお、十字型交差部ＣＢ１１と接地との間には、キャパシタＣ１２と抵抗Ｒ１２の直列接続およびキャパシタＣ１３が接続され、主信号配線から進入する高周波成分およびそれ以外の高周波成分を吸収ないし低減させる。このような構成により、ゲートバイアスパッドＰ３に印加された直流バイアスが、トランジスタＴｒ１のゲート電極に印加される。
【００２２】
右側の線路Ｌ１１ｂは、十字型交差部ＣＢ１２、線路Ｌ１３を介して主信号配線中のＴ字型分岐部ＴＢ３に接続される。十字型交差部ＣＢ１２と接地との間には、抵抗Ｒ１４とキャパシタＣ１４の直列接続、およびキャパシタＣ１５が接続される。これらの構成により、主信号配線から進入する高周波成分およびそれ以外の高周波成分を吸収ないし低減させる。
【００２３】
トランジスタＴｒ１、Ｔｒ２のドレイン電極に直流バイアス電圧を印加するため、図中下方のドレインバイアスパッドＰ４から直流バイアスがトランジスタＴｒ１、Ｔｒ２のドレイン電極に供給される。ドレインバイアスパッドＰ４は、線路Ｌ２１、十字型交差部ＣＢ２１、ＣＢ２２、線路Ｌ２２、Ｌ２３を介して主信号配線中の分岐部ＴＢ１、ＣＢ２に接続される。線路Ｌ２１の分岐部は、抵抗Ｒ２１、キャパシタＣ２１の直列接続を介して接地される。
【００２４】
十字型交差部ＣＢ２１は、抵抗Ｒ２２、キャパシタＣ２２の直列接続を介して接地されると共に、キャパシタＣ２３を介して接地され、主信号配線の高周波成分およびそれ以外の高周波成分を吸収ないし低減させる。十字型交差部ＣＢ２１は、線路Ｌ２２を介してＴ字型分岐部ＴＢ１に接続され、線路Ｌ３を介してトランジスタＴｒ１のドレイン電極にドレインバイアスを供給する。
【００２５】
また、十字型交差部ＣＢ２２は、抵抗Ｒ２４、キャパシタＣ２４の直列接続を介して接地されると共に、キャパシタＣ２５を介して接地される。この構成により、主信号配線から進入する高周波成分およびそれ以外の高周波成分が吸収ないし低減される。十字型分岐部ＣＢ２２は、線路Ｌ２３を介して十字型交差部ＣＢ２に接続され、線路Ｌ５を介してトランジスタＴｒ２のドレイン電極にドレインバイアス電圧を与える。
【００２６】
トランジスタＴｒ１の入力側インピーダンス整合のため、十字型交差部ＣＢ１にはオープンスタブＯＳ１が接続されている。オープンスタブＯＳ１は屈曲部ＬＣを有していてもよい。
【００２７】
トランジスタＴｒ１の出力と、トランジスタＴｒ２の入力との間には、段間整合のためオープンスタブＯＳ２がＴ字型分岐部ＴＢ２に接続されている。また、トランジスタＴｒ２の出力側には、整合のための線路Ｌ７と特定周波数短絡用のキャパシタＣ４の直列接続が十字型分岐部ＣＢ２に接続されている。また、線路Ｌ２、Ｌ５は、入力側および出力側の反射位相調整用配線となる。
【００２８】
このような高周波回路において、作成したトランジスタＴｒ１、Ｔｒ２の特性が、設計時の特性からずれた場合には、オープンスタブＯＳ１、ＯＳ２および線路Ｌ７の主信号配線に対する接続位置やその長さ等を変更する必要が生じる。
【００２９】
また、同一の回路構成で異なる周波数の動作をさせようとした場には、線路の各定数を修正する必要も生じる。
【００３０】
以下、図３に示す高周波回路を、設計変更を許容できる構成で実現するためのＭＭＩＣの構造および製造方法を説明する。
【００３１】
図１は、化合物半導体基板上に図３に示す高周波回路を実現する半導体集積回路装置の平面構成例を示す。図中、図３と同一の参照符号は、対応する構成部分を示す。図中中央部分を水平方向に横切るように、主信号配線が形成されている。
【００３２】
主信号配線は、左側の入力パッドＰ１から線路Ｌ１、キャパシタＣ１、十字型分岐部ＣＢ１、線路Ｌ２、ＨＥＭＴで構成されるトランジスタＴｒ１、線路Ｌ３、Ｔ字型分岐部ＴＢ１、キャパシタＣ２、Ｔ字型分岐部ＴＢ２、ＴＢ３、線路Ｌ４、ＨＥＭＴで構成されるトランジスタＴＲ２、線路Ｌ５、十字型分岐部ＣＢ２、キャパシタＣ３、線路Ｌ６を介して出力パッドＰ２に接続される。
【００３３】
図中上部のゲートバイアス供給パッドＰ３は、線路Ｌ１１を介して分岐され、その左側部分は十字型分岐部ＣＢ１１、線路Ｌ１２を介して主信号配線の十字型分岐部ＣＢ１に接続されている。十字型分岐部ＣＢ１１には、抵抗Ｒ１２、キャパシタＣ１２の直列接続が接続されると共に、キャパシタＣ１３が接続される。
【００３４】
線路Ｌ１１の分岐部には、パッドＰ３と対向する位置に抵抗Ｒ１１、キャパシタＣ１１の直列接続が接続され、低周波成分を低減する。線路Ｌ１１の右側部分は、十字型分岐部ＣＢ１２、線路Ｌ１３を介してＴ字型分岐部ＴＢ３に接続されている。十字型分岐部ＣＢ１２には、抵抗Ｒ１４、キャパシタＣ１４の直列接続およびキャパシタＣ１５が接続されている。
【００３５】
ドレインバイアス供給パッドＰ４は、線路Ｌ２１を介して分岐され、両側の十字型分岐部ＣＢ２１、ＣＢ２２に接続されている。十字型分岐部ＣＢ２１、ＣＢ２２は、線路Ｌ２２、Ｌ２３を介して主信号配線のＴ字型分岐部ＴＢ１および十字型分岐部ＣＢ２に接続されている。
【００３６】
十字型分岐部ＣＢ２１には、抵抗Ｒ２２、Ｃ２２の直列接続およびキャパシタＣ２３が接続されている。十字型分岐部ＣＢ２２には、抵抗Ｒ２４、キャパシタＣ２４の直列接続およびキャパシタＣ２５が接続されている。線路Ｌ２１の分岐部には、ドレインバイアス供給パッドＰ４と対向するように抵抗Ｒ２１、キャパシタＣ２１の直列接続が接続されている。
【００３７】
主信号配線上の十字型分岐部ＣＢ１にはオープンスタブＯＳ１が接続され、Ｔ字型分岐部ＴＢ２にはオープンスタブＯＳ２が接続されている。十字型分岐部ＣＢ２には、線路Ｌ７およびキャパシタＣ４が接続されている。
【００３８】
このような構成により、図３の等価回路が実現される。なお、主信号配線およびバイアス電圧供給線路の両側には、接地導体層パターンが配置されている。接地導体層パターンは、配線によって分離され、ＧＰ１、ＧＰ２、ＧＰ３、ＧＰ４、ＧＰ５、ＧＰ６の６つの部分に分割されている。
【００３９】
互いに分離された接地導体層パターンは、その電位が不安定になりやすい。また、オープンスタブや線路とキャパシタの直列接続などの構成を受け入れるために、接地導体層パターンには切り欠き部が形成される。切り欠き部が細く長い場合には、その両側の接地導体パターン層の電位が不安定となりやすい。特に、接地導体層自体がインピーダンスを持つような幅と長さを持つ場合、電位が不安定になりやすい。
【００４０】
接地導体層の各部分の電位を安定化するために、誘電体基板の主要領域上に、接地導体接続用配線ＧＷが分布して形成され、クロスハッチで示したコンタクト部ＧＣにより隣接する接地導体層ＧＰ間に接続される。この接地導体接続用配線ＧＷは、半導体領域内に形成されるトランジスタ等の半導体素子および誘電体領域上に形成されるキャパシタの製造プロセスを利用して作成される。
【００４１】
図２は、半導体領域を有する誘電体基板内に半導体素子、抵抗素子、キャパシタ等を作成するバルク工程を終了した時点での誘電体基板の平面構成を概略的に示す。
【００４２】
誘電体基板ＳＵＢは、例えばＧａＡｓ半導体基板上にエピタキシャル層を形成し、半導体領域が不要な部分には酸素イオン注入を行って半絶縁性の誘電体領域とすることによって形成する。残った半導体領域内に半導体素子、すなわちトランジスタＴｒおよび抵抗Ｒを作成し、誘電体領域上にキャパシタＣおよび上述の接地導体接続用配線ＧＷを作成する。
【００４３】
なお、図中ＵＬで示す領域は、トランジスタＴｒや抵抗Ｒのコンタクト領域へのオーミック電極作成プロセスと同時に形成された導体層のパターンを示す。また、破線で示す円形パターンＰＬは、コプレーナ配線形成後、その上に作成されるフリップチップ用導体柱の配置される位置を示す。
【００４４】
図示した構成においては、接地導体接続用配線ＧＷは、図中水平方向に延在するＸ方向配線部ＧＷＸとＹ方向に延在するＹ方向配線部ＧＷＹとを含む。Ｘ方向配線部ＧＷＸは、ＧＷＸ１〜ＧＷＸ６の６組が配置され、Ｙ方向配線部ＧＷＹは、ＧＷＹ１〜ＧＷＹ５の５組が示されている。これらの接地導体接続用配線部の配置および数は、必要に応じて種々に変更することができる。
【００４５】
図２に示す回路素子Ｔｒ、Ｒ、Ｃは、その特性が設計値がずれることがある。図２の誘電体基板上にコプレーナ配線を作成し、回路特性を測定した時に、設計値からのずれが判る。設計変更の必要が生じた場合、表面のコプレーナ配線を除去し、修正した新たなコプレーナ配線を形成する。この時、線路の配置、長さ等を調整しても、接地導体接続用配線が再利用できるように、接地導体接続用配線の長さ、配置等を選択しておく。このようにしてパラメータの変化に対応できるようにする。
【００４６】
回路素子の特性のずれにおいては、特に、トランジスタＴｒ１、Ｔｒ２の特性変動が重要である。接地導体接続用配線は、回路素子のＳパラメータをＹパラメータに変換した時、その値が例えば約２０％変動しても、その変動を修正できる線路配置を可能とするように選択される。たとえば、必要な長さよりも両側に１０μｍ以上長く形成する。また、主信号配線から分岐した線路に接続されるキャパシタＣ４は、線路Ｌ７のＸ方向位置を変化できるように、主信号配線に平行な辺の長さが主信号配線に直交する辺の長さよりも長くなるように設計される。
【００４７】
配線によって分離される接地導体層パターン間は、接地導体接続用配線ＧＷによって相互に電気的に接続される。各配線を挟む接地導体層パターン間において、接地導体接続用配線間の距離は、主信号配線を伝達される高周波信号の波長の約１／４以下になるように接地導体接続用配線が配置される。
【００４８】
さらに、配線の分岐部周辺においては接地導体層パターンの電位が不安定となりやすいため、分岐部の中心位置から主信号配線上の信号の波長λの約１／８以下の位置で接地導体接続用配線が配線を介して分離された接地導体層パターン間を電気的に接続する。
【００４９】
図２の構成においては、Ｘ方向接続用配線ＧＷＸ３、ＧＷＸ４が主信号配線の両側にλ／８以下の所定距離を隔てて配置され、各分岐部から分岐する配線の両側に配置される接地導体層パターンを電気的に接続可能としている。
【００５０】
図４〜６は、図１〜３に示すＭＭＩＣを製造するためのプロセスを示す概略断面図である。図１における破線Ｘ−ＸおよびＹ−Ｙを示す部分で例示する。なお、図１、２においては、ＨＥＭＴがダブルゲートを有する構成を示しているが、簡単化のためＨＥＭＴはシングルゲートを有する構成として説明する。
【００５１】
図４（Ａ）に示すように、ＧａＡｓ基板１０の上に、トランジスタを作成するためのエピタキシャル層１１を成長し、さらにその上に低抵抗ｎ⁺型ＧａＡｓ層１５をエピタキシャルに成長する。なお、トランジスタを形成するためのエピタキシャル層１１は、ノンドープＧａＡｓバッファ層１２の上に、ノンドープＩｎＧａＡｓの電子走行層１３を重ね、その上にｎ型ＩｎＧａＰの電子供給層１４を重ねた構成である。
【００５２】
ＨＥＭＴの代わりにＭＥＳＦＥＴを作成する場合には、電子走行層１３と電子供給層１４をまとめて１つのチャネル層で置換する。例えば、ｎ型ＧａＡｓ層で構成する。
【００５３】
図４（Ｂ）に示すように、上方よりＧａＡｓ基板１０に達するように酸素イオンをイオン注入し、半絶縁性領域１７ａ、１７ｂ、１７ｃを作成する。半絶縁性領域１７ａは、キャパシタをその上に作成する領域である。半絶縁性領域１７ｂは、その上に接地導体接続用配線と主信号配線とが立体交差するエアーブリッジ領域を形成する配線形成領域である。半絶縁性領域１７ｃは、ＨＥＭＴの分離領域である。
【００５４】
図４（Ｃ）に示すように、基板全面上に絶縁層としてＳｉＯＮ層１９を例えばＣＶＤにより作成する。このＳｉＯＮ層１９は、その上に配置される導電層の絶縁を確実にするものであり、絶縁性が得られるのに十分な厚さであればよい。なお、図４（Ｂ）で作成された半絶縁性領域１７の絶縁性が十分なものであれば、絶縁層１９を省略することも可能である。
【００５５】
絶縁層１９を作成した後、その上に例えば厚さ約１μｍのＡｕ層２１を作成する。Ａｕ層２１の上にレジストパターンを形成し、ミリングを行うことにより所望形状のＡｕ層２１ａ、２１ｂのみを残す。その後レジストパターンは除去する。Ａｕ層は、例えばスパッタリングにより作成することができる。なお、左側に示すＡｕ層２１ａは、キャパシタの下部電極を構成し、右側に示すＡｕ層２１ｂは、接地導体接続用配線を構成する。
【００５６】
図４（Ｄ）に示すように、基板全面上に絶縁層として窒化シリコン膜２２を堆積する。その上に、Ａｕ層２３を例えば厚さ約１μｍ形成する。Ａｕ層２３の上にレジストパターンを形成し、不要部分をミリングすることにより、キャパシタ上部電極２３を形成する。その後レジストパターンは除去する。このようにして、半絶縁性領域１７ａ、１７ｂの上にキャパシタ構造、接地導体接続用配線が作成される。さらにレジストパターンを形成し、不要部分の窒化シリコン層２２をエッチングにより除去する。
【００５７】
図５（Ａ）に示すように、半絶縁性領域１７によって囲まれた半導体領域表面を露出させた後、ウエハ全面にＡｕＧｅとＮｉの合金層２５を厚さ約０．２μｍスパッタリング、真空蒸着等によって形成する。合金層２５の上にレジストパターンを形成し、合金層２５をパターニングし、レジストパターンを除去し、熱処理を行ってオーミック電極２５を作成する。図中左側の１対のオーミック電極２５は、抵抗素子の端子となる電極であり、図中右側の１対のオーミック電極２５は、ＨＥＭＴのソース電極およびドレイン電極を構成する。
【００５８】
図５（Ｂ）に示すように、ウエハ全面上にＳｉＯＮ層２６をＣＶＤ等によって堆積する。その後ＳｉＯＮ層２６上にレジスト層を形成し、ＨＥＭＴのゲート電極を作成する領域に対応した開孔を形成し、開孔を介してその下のＳｉＯＮ層２６をドライエッチング等により異方的にエッチングする。その後、形成された開孔２７からＳｉＯＮ層２６の下のｎ⁺型ＧａＡｓ層１４を等方的ドライエッチング、ウエットエッチング等により等方的にエッチする。このようにして、開孔２７を有するＳｉＯＮ層２６および開孔２７両側でＳｉＯＮ層２６下方にサイドエッチにより堀り拡げられた空洞部が形成される。
【００５９】
図５（Ｃ）に示すように、ＨＥＭＴのショットキゲート電極を構成する金属層２８、例えばＡｌ層、を真空蒸着により堆積し、レジストマスクを用いてパターニングすることにより、ＨＥＭＴ用のゲート電極２８を作成する。ゲート電極２８は、ｎ⁺型ＧａＡｓ層１４からエアーギャップによって分離される。
【００６０】
その後、光ＣＶＤ等により基板全面上にＳｉＮ層２９を堆積する。基板全面上にレジストパターンを形成してＳｉＮ層２９、ＳｉＯＮ層２６を貫通する開口部３０をエッチングにより形成する。開孔部３０内には、オーミック電極２５、キャパシタ上部電極２３が露出する。
【００６１】
以上のプロセスにより、バルク工程が終了する。バルク工程により、トランジスタ、抵抗等の半導体素子およびキャパシタが作成される。
【００６２】
図６（Ａ）に示すように、ウエハ全面上にレジスト層を形成し、露光現像することにより、レジストパターン３１を作成する。レジストとしては、例えば商品名ＰＭＥＲＰＧＥ−９００のポジレジストを用いる。レジストパターン３１は、バルク工程で作成した電極部に対応する開口を有する。
【００６３】
レジストパターン３１を作成した後、メッキの種子層としてＡｕＴｉ合金等の金属層３２を真空蒸着等により形成する。金属層３２は、開孔部を含めてウエハ全面上に堆積する。
【００６４】
図６（Ｂ）に示すように、さらに厚いメッキ層を形成するためのレジスト層３３を塗布し、露光現像することにより厚いレジストパターン３３を形成する。このレジストは、例えば商品名ＯＦＰＲ８００ＬＢのポジレジストであり。レジスト層３３の厚さは望ましいメッキ層を形成するのに十分大きな厚さとする。
【００６５】
その後、メッキ用の種子層３２を利用して電解メッキを行うことにより、例えば厚さ約６μｍのＡｕ層３４をメッキする。
【００６６】
なお、Ａｕ層３４が平坦な表面を有する如くに図示するが、実際のメッキ工程は下地表面形状に影響され、メッキ層は下地表面の凹凸にならった凹凸を有する。
【００６７】
図６（Ｃ）に示すように、レジスト層３３を剥離剤により剥離し、その下に露出したＡｕ層３２をミリングにより除去し、露出したレジスト層３１を更に剥離剤により剥離する。このようにして、図示の構成が得られる。
【００６８】
図中左側に示すメッキＡｕ層３４ａは、キャパシタの上部電極２３と抵抗素子のオーミック電極２５をエアーブリッジを介して接続している。図中中央に示すメッキＡｕ層３４ｂは、抵抗のオーミック電極２５と接続され、接地導体接続用配線２１ｂと立体的に交差し、図中右方に延在して配線を構成する。図中右方に示すメッキＡｕ層３４ｃは、ＨＥＭＴのソース／ドレイン電極２５に接続された配線層を構成する。
【００６９】
なお、上述のプロセスを説明するための断面図においては、キャパシタの構成を簡略化して示したが、キャパシタの構成においては、下部電極に対するコンタクト領域も形成する。
【００７０】
図７（Ａ）は、キャパシタのより具体的な構成例を概略的に示す。図７（Ａ）において、キャパシタの下部電極２１ａの上に、キャパシタ誘電体層２２が形成され、その上にキャパシタ上部電極２３が形成されている。キャパシタ上部電極２３の上に、ＳｉＯＮ層２６、ＳｉＮ層２９の積層絶縁層が形成され、積層絶縁層を貫通して開孔部３０が形成されている。
【００７１】
開孔部３０は、上部電極を露出する領域および下部電極を露出する領域を有する。このような構成の上に、配線層を堆積し、パターニングすることにより下部電極に対する配線および上部電極に対する配線をそれぞれ独立に作成することができる。
【００７２】
図７（Ｂ）は、接地導体接続用配線と配線との立体交差部の構成を概略的に示す。酸素イオンをイオン注入した半絶縁性領域１７の上に、ＳｉＯＮ層１９が形成され、その上にストライプ状の接地導体接続用配線２１ｂが形成されている。ストライプ状接地導体接続用配線２１ｂを覆うように、ＳｉＯＮ層２６とＳｉＮ層２９の積層からなる絶縁層が形成され、その上に厚いメッキ層のコプレーナ配線３４が形成される。
【００７３】
積層絶縁層２６、２９の所要部分に開孔が形成され、配線３４ａを挟んで対向する接地導体層３４ｂを接地導体接続用配線２１ｂが接続する。配線３４ａの位置を変更する場合には、コプレーナ配線３４ａ、３４ｂを一旦除去した後、位置を変えて新たにコプレーナ配線を形成する。接地導体接続用配線のコンタクト孔が新たに必要な場合には、ホトリソグラフィープロセスを用いて新たなコンタクト孔を形成する。
【００７４】
このような構成により、同一の接地導体接続用配線２１ｂを用い、異なる位置にコプレーナ配線を作成することができる。
【００７５】
図７（Ｃ）は、配線の屈曲部ＬＣの平面パターンを示す。図１の構成では、オープンスタブＯＳ１が屈曲部ＬＣを有する。高周波信号用の配線を直角に曲げる場合、破線で示すように外側辺も直角に曲げると反射が生じる。理論的に、角部を対角線方向の長さＤ１の１／６削除すると、反射が消滅する旨の報告がある。本発明者は実験の結果、Ｄ１の１／６の削除では反射は消滅せず、Ｄ１の約１／２、４５度の角度で削除することにより、実効的に反射が消滅することを見い出した。
【００７６】
図８は、バルク工程で作成される回路素子と、その上に形成され、その位置を変更することが可能なコプレーナ配線との関係を概略的に示す斜視図である。
【００７７】
図中左方には、キャパシタＣが形成され、その隣に抵抗Ｒが形成されている。キャパシタＣと抵抗Ｒとは配線Ｌによって接続されている。図中中央部には、接地導体接続用配線ＧＷが横方向に延在し、その上方にエアーブリッジを介して配線Ｌが形成されている。配線Ｌは、ＨＥＭＴ等のトランジスタＴｒの電流端子に接続されている。
【００７８】
トランジスタＴｒのゲート電極は、図中右上方に引き出され、他の配線Ｌに接続されている。この配線Ｌは、他の接地導体接続用配線ＧＷとエアーブリッジを介して立体的に交差している。接地導体接続用配線ＧＷは、図中水平方向に長く延在し、配線Ｌの位置を水平方向に移動してもそのまま利用することができる。
【００７９】
図６（Ｃ）に示すように、コプレーナ配線を形成した後、再び基板表面上に厚いレジストパターンを形成し、図１に示すようなフリップチップボンディングピラーをメッキで形成する。図７には、このようなピラーＰＬも示されている。
【００８０】
図１において、各信号端子Ｐ１、Ｐ２には信号入出力用のピラーＰＬＩ、ＰＬＯが形成され、バイアス電圧印加端子Ｐ３、Ｐ４にはバイアス電圧印加用ピラーＰＬＧ、ＰＬＤが形成される。接地用導体層パターンＧＰ１、ＧＰ２、ＧＰ５、ＧＰ６には、周辺部に沿って接地用ピラーＰＬＧが形成される。中央部の接地導体層パターンＧＰ３、ＧＰ４は、接地導体接続用配線によってその周辺の接地導体層パターンに接続される。
【００８１】
能動素子であるトランジスタＴｒ１、Ｔｒ２の安定な動作を確保するためには、その両側の接地導体層パターン上にピラーを配置することが好ましい。図示の構成においては、トランジスタＴｒの両側にピラーＰＬ１、ＰＬ２が形成され、トランジスタＴｒ２の両側にはピラーＰＬ３、ＰＬ４が形成される。各ピラーＰＬの寸法は、直径約４０μｍ〜８０μｍであり、高さは２０μｍ以上である。フリップチップボンディングの強度を考慮すると、ピラーの高さは１ｍｍ以下とすることが好ましく、５００μｍ以下がさらに好ましい。
【００８２】
トランジスタＴｒの両側に配置するピラーＰＬ１〜ＰＬ４は、トランジスタの中心位置から１００μｍ〜２００μｍの範囲に配置することが好ましい。ピラーＰＬを近づけ過ぎると、能動素子とピラーとの間の電磁結合が強くなり、能動素子の性能を劣化させてしまう。ピラーを能動素子から離し過ぎると、能動素子周辺の接地導体層パターンの電位を十分安定化させることが難しくなる。より好ましくは、能動素子周辺のピラーは、能動素子から約１２５μｍ離して配置する。
【００８３】
チップ周辺に配置したピラーは、好ましくはほぼ等間隔になるように配置する。フリップチップボンディングの強度を増強するために、周辺に接着剤を塗布する場合があるが、この場合隣接するピラー間の距離が均一で、かつ適切であれば接着剤がチップ中央部に進入することを防止することができる。
【００８４】
電流／電圧端子となるパッド上のピラーは、パッドの外側部分に３５μｍ〜４５μｍの距離を残すように形成する。すなわち、パッドの外側部分には３５μｍ〜４５μｍの長さのピラーの無いプローブ接触面積が形成される。このプローブ接触面積を用い、プローブをパッドに接触させ、ＭＭＩＣの特性をテストすることができる。例えば、ＧＧＢ社製ピコプローブモデル１２０高周波プローブを用い、ＭＭＩＣの特性を測定することができる。
【００８５】
高周波信号の通過するパッドＰ１、Ｐ２は、主信号配線側で主信号配線と同一の幅を有し、ピラーに近づくに従ってその幅が増大している。ピラーの存在する領域では、パッドＰ１、Ｐ２はピラーＰＬＩ、ＰＬＯよりも広い幅を有する。
【００８６】
直流バイアス電圧を印加するパッドＰＬＧ、ＰＬＤは、高周波信号を印加する必要が無いため、幅を徐々に増大する必要は無く、図示のように矩形状のパッドを配線に接続すれば良い。なお、これらのパッドも徐々に幅を増大するようにしても良い。
【００８７】
プローブによるテストの結果、形成したＭＭＩＣが不良品となった場合、その原因を究明して配線の設計変更を行う。一旦作成したコプレーナ配線をミリングに、エッチング等より除し、設計変更したコプレーナ配線を形成する。
【００８８】
図９（Ａ）に示すように、半導体能動素子などミリングによって悪影響を受ける部品の上に、レジストパターン５１を作成する。
【００８９】
図９（Ｂ）に示すように、レジストパターン５１をミリングマスクとし、アルゴンイオン等のミリングにより露出している領域上のコプレーナ配線３４を除去する。なお、レジストパターン５１で覆われている領域においては、配線３４が残留する。その後レジストパターン５１は除去する。
【００９０】
図９（Ｃ）に示すように、基板上に新たなレジストパターン５２を作成する。このレジストパターンは、設計変更された配線の形状に従うものである。レジストパターン５２に覆われていない基板上に、新たな配線５４を作成する。このようにして、設計変更されたコプレーナ配線を作成することができる。なお、先に形成した配線３４が残留している領域においては、配線層の全厚さは、新たな配線のみを有する領域の配線層の厚さと較べ約２倍となる。
【００９１】
配線層の厚さも変化させる場合もあり得るが、そのような場合でも先に形成した配線と新たに形成した配線の両者を含む配線の全厚さは、新たに形成した配線のみを有する領域の配線層の厚さの約５０％以上となる。
【００９２】
上述の実施例における接地導体接続用配線によって、高周波回路の特性がどのように改善されるかの測定を行った。
【００９３】
図１０（Ａ）は、サンプルの形状を概略的に示す。配線６０は、直線上に配置され、その中間点６１からほぼ直交方向に分岐したオープンスタブ６２が形成されている。配線６０、６２の周辺には、所定ギャップを介して接地導体層パターン６３、６４が形成されている。
【００９４】
これらの配線、接地導体層パターンの下に、接地導体接続用配線６５、６６、６７が埋め込まれ、配線６０、６２と立体交差し、コンタクト部７１、７２、７３、７４でその上に配置された接地導体６３、６４、６４、６３に接続されている。なお、点６１から接地導体接続用配線６５、６７までの距離は約２００μｍであり、点６１から接地導体接続用配線６６までの距離は約１２５μｍである。また、オープンスタブ６２の端部は、点６１から５００μｍの位置まで延在している。
【００９５】
図１０（Ｂ）は、接地導体接続用配線が有る場合と無い場合の入出力の反射係数を比較したグラフである。また、図１０（Ｃ）は、入出力反射係数および透過係数をｄＢ表示したグラフである。
【００９６】
これらのグラフから明らかなように、接地導体接続用配線６５、６６、６７で隣接する接地導体間を電気的に接続した場合、入出力反射係数はより理想的な曲線に近づく。
【００９７】
さらに、接地導体層パターンは、どの程度の幅を有することが望ましいかを調べた。幅２０μｍの配線の両側に２０μｍの間隔を置いて接地導体ストライプを配置し、接地導体ストライプの幅を種々変化させて特性インピーダンスを調べた。
【００９８】
【表１】

【００９９】
〔表１〕からわかるように、接地導体パターンの幅を配線幅の約６倍以上とすれば、特性インピーダンスはほぼ理想値に近い値となる。
【０１００】
なお、接地導体接続用配線の形態は種々に変更することが可能である。
図１１は、格子状に配置した接地導体接続用配線を用いた場合の構成を示す平面図である。作成するＭＭＩＣ回路自体は、図１に示したものと同様である。接地導体接続用配線ＧＷは、Ｘ方向に延在するストライプと、Ｙ方向に延在するストライプとを含み、両者で格子状配置を実現している。なお、接地導体接続用配線の重複する部分は単一金属層で形成されている。また、キャパシタと重複する部分においては、キャパシタの下部電極（または上部電極）と接地導体接続用配線は同一金属層で形成される。
【０１０１】
以上、２段増幅器を例にとって説明したが、ＭＭＩＣの種類は２段増幅器に限らない。
【０１０２】
図１２は、周波数逓倍器のＭＭＩＣの構成を概略的に示す。入力パッドＰ１に接続された入力側線路Ｌ１は、中間にキャパシタＣ３１、Ｔ字型分岐ＴＢ３１、ＴＢ３２を有する。入力側線路ＬＩは、半導体能動素子であるＨＥＭＴで構成されたトランジスタＴｒのゲート端子に接続される。トランジスタＴｒのドレイン端子は、出力側線路ＬＯを介して出力パッドＰ２に接続される。出力側線路ＬＯには、Ｔ字型分岐ＴＢ３３、ＴＢ３４、キャパシタＣ３４が接続されている。
【０１０３】
ゲートバイアス印加パッドＰ３は、ゲートバイアス線路ＬＢ１を介してＴ字型分岐ＴＢ３１に接続されている。ゲートバイアス線路ＬＢ１の中間には、キャパシタＣ３５が接続されている。ドレインバイアス印加パッドＰ４は、線路ＬＤ１を介してＴ字型分岐ＴＢ３５に接続されている。ドレインバイアス線路ＬＤ１の中間には、キャパシタＣ３６が接続されている。以上の構成において、キャパシタＣ３１、Ｃ３４、Ｃ３５、Ｃ３６は、直流成分をカットする。
【０１０４】
Ｔ型分岐ＴＢ３２にはオープンスタブＯＳ３１が接続されている。Ｔ字型分岐ＴＢ３３には、キャパシタＣ３２が線路を介して接続されている。また、Ｔ字型分岐ＴＢ３４には、キャパシタＣ３３が線路を介して接続されている。これらの構成は、トランジスタＴｒの入力側および出力側において、反射係数等を調整し、特定周波数を短絡するためのものである。
【０１０５】
トランジスタＴｒは、その非線形特性を用い、入力高周波を周波数変換する。例えば、入力パッドＰ１に３８ＧＨｚの信号が入力され、出力パッドＰ２に７６ＧＨｚの信号が出力される。
【０１０６】
接地導体接続用配線ＧＷは、水平（Ｘ）方向に配置された多数のストライプ状配線と、必要部分のみに配置された垂直（Ｙ）方向のストライプ状線路とを含む。この構成においては、主信号配線中に配置されたＴ字型分岐ＴＢの水平方向位置を調整することにより、回路の高周波特性を調整する。
【０１０７】
図１３は、ミキサとして機能するＭＭＩＣの構成を概略的に示す。図中右側に示されたパッドＲＦｉｎは、高周波信号が印加される入力パッドである。入力ＬＯｉｎは、局部発振信号が入力されるパッドである。例えば、ＲＦｉｎに７６ＧＨｚの信号が印加され、ＬＯｉｎには７６．０１ＧＨｚの信号が印加される。このら２つの入力信号が組み合わされて２つのトランジスタＴｒ３、Ｔｒ４に印加される。トランジスタＴｒ３、Ｔｒ４の出力は、キャパシタＣ４７、Ｃ４８を介して出力パッドＩＦ１、ＩＦ２に供給される。
【０１０８】
ゲートバイアスパッドＶＧ１、ＶＧ２には、それぞれトランジスタＴｒ３、Ｔｒ４のゲート電極にバイアス電圧を与える。符号Ｃ４１〜Ｃ５０は、直流成分カット用のキャパシタを示す。出力ＩＦ１、ＩＦ２には、それぞれ１０ＭＨｚの逆相の信号が出力される。
【０１０９】
本実施例においては、接地導体接続用配線ＧＷは、多数の垂直方向のストライプ状配線と、必要部分のみに配置された水平方向のストライプ状配線によって構成されている。
【０１１０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、半導体基板の代わりに誘電体基板を用い、その表面に抵抗等の回路素子と接地導体接続配線を形成し、その上にコプレーナ配線を形成してもよい。
【０１１１】
その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１１２】
【発明の効果】
以上説明したように、本発明によれば、必要な長さ以上の接地導体接続用配線をあらかじめ基板上に作成しておくことにより、コプレーナ配線形成後設計変更が必要となった場合にコプレーナ配線を除去し、位置を変更したコプレーナ配線を作成することができる。基板上に予め形成した回路素子を再利用することができるため、コストを削減することができる。
【図面の簡単な説明】
【図１】本発明の実施例によるＭＭＩＣの構成を概略的に示す平面図である。
【図２】図１のＭＭＩＣを作成する工程においてバルク工程終了後の半導体基板表面の構成を示す平面図である。
【図３】図１の回路の等価回路である。
【図４】本発明の実施例によるＭＭＩＣの製造方法の主要工程を示す概略断面図である。
【図５】本発明の実施例によるＭＭＩＣの製造方法の主要工程を示す概略断面図である。
【図６】本発明の実施例によるＭＭＩＣの製造方法の主要工程を示す概略断面図である。
【図７】図４〜図６の工程における一部拡大断面図および図１の一部拡大平面図である。
【図８】本発明の実施例によるＭＭＩＣの一部拡大斜視図である。
【図９】本発明の実施例による配線再作成工程を概略的に示す断面図である。
【図１０】本発明の実施例の効果を検証するための実験を説明するための概略平面図およびグラフである。
【図１１】本発明の他の実施例によるＭＭＩＣの平面構成を概略的に示す平面図である。
【図１２】本発明の他の実施例によるＭＭＩＣの平面構成を概略的に示す平面図である。
【図１３】本発明の他の実施例によるＭＭＩＣの平面構成を概略的に示す平面図である。
【符号の説明】
Ｇ接地導体層パターン
ＧＷ接地導体接続用配線
Ｌ線路（配線）
ＣＢ十字型分岐部
ＴＢＴ字型分岐部
ＯＳオープンスタブ
ＰＬピラー

Claims

誘電体領域を有する誘電体基板と、
前記誘電体基板上に形成された接地導体接続用配線および回路素子と、
前記回路素子に電気的に接続され、前記誘電体基板上で前記接地導体接続用配線の一部と立体的に交差する配線と、
前記配線を介して分離され、前記接地導体接続用配線の一部によって電気的に接続され、前記誘電体基板上で前記配線とコプレーナ配線を構成する複数個の接地導体層パターンと
を有し、前記接地導体接続用配線は、前記接地導体層パターンを接続する前記一部の少なくとも一方の外側に長さ１０μｍ以上の延長部を有し、前記回路素子の特性変動に対する前記コプレーナ配線の設計変更に対応可能であるマイクロ波・ミリ波回路装置。
前記接地導体接続用配線の前記延長部は、前記一部よりも広い面積を有する請求項１記載のマイクロ波・ミリ波回路装置。
前記接地導体接続用配線は、前記誘電体基板内で２方向以上に沿うラインの配列または格子の形状に形成されている請求項１記載のマイクロ波・ミリ波回路装置。
前記配線は高周波信号を入力から出力へ伝達するための主信号配線と前記主信号配線に接続された補助配線とを含み、前記接地導体接続用配線は、配線を介して分離されている隣接導体層パターンを、主信号配線を伝播する高周波信号の波長の１／４以下の間隔で、相互に電気的に接続する請求項１記載のマイクロ波・ミリ波回路装置。
前記誘電体基板は半導体領域を有し、前記回路素子は、
前記半導体領域内に形成された半導体素子と、
前記誘電体領域上に形成されたキャパシタ素子と
を含む請求項１記載のマイクロ波・ミリ波回路装置。
前記配線は、高周波信号を入力から出力へ伝達するための主信号配線と、前記主信号配線に接続された補助配線とを含み、前記接地導体接続用配線は前記補助配線と立体交差する部分を有する請求項５記載のマイクロ波・ミリ波回路装置。
前記接地導体接続用配線は、配線を介して分離されている接地導体層パターンを、主信号配線を伝播する高周波信号の波長の１／４以下の間隔で、相互に電気的に接続する請求項６記載のマイクロ波・ミリ波回路装置。
前記誘電体基板上の対向する位置に配置された入力パッドと出力パッドを有し、前記主信号配線は、前記入力パッド、前記出力パッド、前記半導体素子、前記キャパシタ素子の少なくとも１つを電気的に接続し、前記接地導体接続用配線は前記主信号配線から一定距離隔てられ、前記主信号配線に沿って配置された部分を有する請求項７記載のマイクロ波・ミリ波回路装置。
前記配線は、前記主信号配線と前記補助配線とが接続される分岐部を有し、前記接地導体接続用配線は前記分岐部から前記波長の１／８以下の距離の位置で前記配線を介して隔てられている一対の接地導体層パターンを電気的に接続する分岐用部分を有する請求項７記載のマイクロ波・ミリ波回路装置。
前記分岐用部分は、前記補助配線と立体交差する請求項９記載のマイクロ波・ミリ波回路装置。
前記補助配線は、前記主信号配線にバイアス電圧を印加するための複数のバイアス用配線と前記主信号配線の高周波特性を調整するための調整用配線とを含み、前記キャパシタ素子は複数あり、その１つは前記調整用配線に接続され、該調整用配線に接続される側の辺の長さが、該調整用配線の長さ方向に沿う辺の長さよりも大である請求項７記載のマイクロ波・ミリ波回路装置。
前記補助配線は、前記主信号配線にバイアス電圧を印加するための複数のバイアス用配線と前記主信号配線の高周波特性を調整するための複数の調整用配線とを含み、前記調整用配線の少なくとも１つは直角に屈曲する屈曲部を有し、該屈曲部の外側辺は直角に延在する配線が作るであろう角部を、対角線の方向に１／２切り欠き、直交する外側辺と４５度の角度を形成する辺部分を有する請求項７記載のマイクロ波・ミリ波回路装置。
前記半導体素子はオーミック電極を有し、前記キャパシタ素子は複数あり、その各々は下部電極と該下部電極の上に誘電体絶縁膜を介して形成した上部電極を有する請求項５記載のマイクロ波・ミリ波回路装置。
前記接地導体接続用配線は、前記キャパシタの上部電極、下部電極の少なくとも一方と同一の層から形成された導電体層を含む請求項１３記載のマイクロ波・ミリ波回路装置。
前記誘電体基板周辺部上に配置され、導電性材料で形成され、前記配線と接続された複数のパッドと、前記パッドの各々の上に配置され、導電性材料で形成される第１のピラーと、を有する請求項５記載のマイクロ波・ミリ波回路装置。
前記パッドは、前記第１のピラーより外側に長さ３５μｍ〜４５μｍのプローブ接触用領域を有する請求項１５記載のマイクロ波・ミリ波回路装置。
前記パッドのうち高周波信号の通過するパッドは配線と接続される端部で配線と同一の幅を有し、外側に向かって徐々に幅が増加する部分を有する請求項１５記載のマイクロ波・ミリ波回路装置。
前記第１のピラーは、直径４０μｍ〜８０μｍ、高さ２０μｍ以上を有する請求項１５記載のマイクロ波・ミリ波回路装置。
前記接地導体層パターン上、前記半導体素子の中心から１００μｍ〜２００μｍの距離に配置され、導電性材料で形成された第２のピラーを有する請求項１５記載のマイクロ波・ミリ波回路装置。
半導体領域と誘電体領域とを有する導電体基板と、
前記半導体領域内に形成された半導体素子と、
前記誘電体領域上に形成された接地導体接続用配線およびキャパシタ素子と、前記半導体素子、前記キャパシタ素子に電気的に接続され、前記誘電体基板上で前記接地導体接続用配線の一部と立体的に交差する配線と、
前記配線を介して分離され、前記接地導体接続用配線の一部によって電気的に接続され、前記誘電体基板上で前記配線とコプレーナ配線を構成する複数個の接地導体層パターンと
を有し、前記配線の前記半導体素子に接続される部分は前記配線の厚さの平均値よりも５０％以上大きい厚さを有するモノリシックマイクロ波・ミリ波集積回路装置。
誘電体領域を有する誘電体基板上に接地導体接続用配線および回路素子を形成する工程と、
前記回路素子に電気的に接続され、前記誘電体基板上で前記接地導体接続用配線の一部と立体的に交差する配線と、前記配線を介して分離され、前記接地導体接続用配線の一部によって電気的に接続された複数個の接地導体層パターンとを含むコプレーナ配線を前記誘電体基板上に形成する工程と、
前記回路素子の特性を測定する工程と、
前記コプレーナ配線の少なくとも一部を除去する工程と、
設計変更しコプレーナ配線を形成する工程と
を含むマイクロ波・ミリ波回路装置の製造方法。
前記接地導体接続用配線は、前記誘電体基板内で２方向以上に沿うラインの配列または格子の形状に形成されている請求項２１記載のマイクロ波・ミリ波回路装置の製造方法。
前記配線は高周波信号を入力から出力へ伝達するための主信号配線と前記主信号配線に接続された補助配線とを含み、
前記接地導体接続用配線は、配線を介して分離されている接地導体層パターンを、主信号配線を伝播する高周波信号の波長の１／４以下の間隔で、相互に電気的に接続する請求項２１記載のマイクロ波・ミリ波回路装置の製造方法。
前記誘電体基板は半導体領域を有し、前記回路素子は、前記半導体領域内に形成された半導体素子と、前記誘電体領域上に形成されたキャパシタ素子とを含み、前記接地導体接続用配線は前記キャパシタ素子と同一工程を用いて形成される請求項２１記載のマイクロ波・ミリ波回路装置の製造方法。
前記配線および前記接地導体層パターンの上に導電体のピラーを形成する工程を含む請求項２１記載のマイクロ波・ミリ波回路装置の製造方法。