JP2014120709A

JP2014120709A - 半導体装置の製造方法

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Publication number: JP2014120709A
Application number: JP2012276732A
Authority: JP
Inventors: Hideaki Matsuzaki; 秀昭松崎; Takuya Tsutsumi; 卓也堤
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2012-12-19
Filing date: 2012-12-19
Publication date: 2014-06-30
Anticipated expiration: 2032-12-19
Also published as: JP5596773B2

Abstract

【課題】半導体基板の表面と裏面とを電気的に接続する導電経路を高密度に形成する。
【解決手段】１つの基板貫通孔内に、インジウム燐基板１の表面と裏面を電気的に接続する導電経路６Ａ，６Ｂ，６Ｃを複数形成する。これにより、基板貫通孔及び貫通電極作製技術の高度化を回避しながら、導電経路の高密度化を簡易に実現できる。また、基板貫通孔の数を抑えるとともに、基板貫通孔の径の縮小を防ぐことができるので、基板の機械的強度の低下や、基板貫通孔の径の縮小による導電経路の高抵抗化に伴う帯域や通過損失の悪化を抑えることができる。
【選択図】図１

Description

本発明は、一方の面に集積回路が形成された半導体基板について、基板貫通孔を用いて他方の面との導電経路を形成した半導体装置およびその製造方法に関する。

従来、半導体基板の表面と裏面とを電気的に接続するために、半導体基板を貫通する貫通孔を形成し、貫通孔内に導電経路を配置していた（例えば非特許文献１参照）。複数の導電経路を所望する場合は、必要な導電経路と同数の貫通孔を半導体基板に形成していた。

Hirokazu Kikuchi, Yusuke Yamada, Atif Mossad Ali, Jun Liang, Takafumi Fukushima, Tetsu Tanaka, and Mitsumasa Koyanagi, "Tungsten Through-Silicon Via Technology for Three-Dimensional LSIs", Japanese Journal of Applied Physics, Vol. 47, No. 4, 2008, pp. 2801-2806

従来の方法では、半導体基板表面に形成される素子の微細化に伴い、半導体基板表面と裏面とを電気的に接続する導電経路を複数個形成するには、貫通孔のアスペクト比をあげて径を縮小する、貫通孔の形成密度を向上させる、などの必要があり、高アスペクト比貫通孔の作製技術、貫通孔内への均一な金属薄膜形成、メッキによって金属を貫通孔内に堆積する際の空隙発生の抑制など貫通孔及び導電経路の作成工程の高度化・複雑化が要求されるという課題があった。また、貫通孔が高密度に存在することによって基板機械強度が低下するという課題があった。

本発明は、上記に鑑みてなされたものであり、半導体基板の表面と裏面とを電気的に接続する導電経路を高密度に形成することを目的とする。

第１の本発明に係る半導体装置は、半導体基板と、前記半導体基板の第１の面に配置された集積回路と、前記第１の面に配置されて集積回路に電気的に接続し、前記半導体基板の第２の面と電気的接続を得るための複数の配線部と、前記複数の配線部の直下に形成された１つの基板貫通孔内に配置され、前記複数の配線部それぞれに電気的に接続された複数の導電経路と、を有することを特徴とする。

上記半導体装置において、前記複数の導電経路の数を３とし、前記複数の導電経路を用いて高周波用コプレーナ線路を形成したことを特徴とする請求項１記載の半導体装置。

第２の本発明に係る半導体装置の製造方法は、第１の面に集積回路と前記集積回路に電気的に接続した複数の配線部が配置された半導体基板の第２の面の前記複数の配線部に対応する位置から基板貫通孔を形成するステップと、前記基板貫通孔の底面と内側内壁に金属薄膜を形成するステップと、前記第２の面にレジストを塗布し、前記基板貫通孔の底を前記複数の配線部の位置に合わせて区切るレジストパターンを形成するステップと、レジストパターンを形成後に、前記複数の配線部と前記第２の面とを電気的に接続する複数の導電経路となる金属堆積層を形成するステップと、レジストを除去し、レジストに被覆されていたことで前記金属堆積層が形成されていない領域の金属薄膜を除去するステップと、を有することを特徴とする。

上記半導体装置の製造方法において、前記金属薄膜を形成するステップの前に、前記基板貫通孔の内側内壁に絶縁膜を形成するステップをさらに有することを特徴とする。

上記半導体装置の製造方法において、前記複数の導電経路となる金属堆積層を形成するステップでは、当該複数の導電経路を用いた高周波用コプレーナ線路を形成することを特徴とする。

本発明によれば、半導体基板の表面と裏面とを電気的に接続する導電経路を高密度に形成することができる。

本実施の形態における半導体装置の構成を示す断面図である。図１の半導体装置の表面に配置された配線部の構成を示す平面図である。図１の半導体装置の裏面に配置された導電経路の構成を示す平面図である。図１の半導体装置の製造方法を示す図である。

以下、本発明の実施の形態について図面を用いて説明する。

図１は、本実施の形態における半導体装置の構成を示す断面図である。同図に示す半導体装置は、インジウム燐基板１の表面（図の上側）に半導体素子、キャパシタ、抵抗、およびインダクタンス等の集積回路を構成する素子２、素子２間を適宜電気的に接続するための配線３、インジウム燐基板１の裏面（図の下側）と電気的接続を得るための複数の配線部４Ａ，４Ｂ，４Ｃ、および絶縁膜７が配置される。配線部４Ａ，４Ｂ，４Ｃの直下にはインジウム燐基板１を貫く基板貫通孔が形成され、基板貫通孔内に電解メッキ用シード層５および配線部４Ａ，４Ｂ，４Ｃそれぞれに電気的に接続された導電経路６Ａ，６Ｂ，６Ｃが配置され、配線部４Ａ，４Ｂ，４Ｃをインジウム燐基板１の裏面に電気的に接続する。

図２は、インジウム燐基板１の表面に配置した配線部４Ａ，４Ｂ，４Ｃの構成を示す平面図である。本実施の形態における配線部４Ａ，４Ｂ，４Ｃは、３つに分割された構成である。配線部４Ａ，４Ｂ，４Ｃそれぞれが配線３を介してインジウム燐基板１上に構成された集積回路に接続される。また、配線部４Ａ，４Ｂ，４Ｃの下面に基板貫通孔が形成され、配線部４Ａ，４Ｂ，４Ｃそれぞれが導電経路６Ａ，６Ｂ，６Ｃに電気的に接続される。本実施の形態では、図２で示す配線部４Ａ，４Ｂ，４Ｃの円形の中心部分に対応して基板貫通孔が形成される。なお、本実施の形態では、円形を３つに分割した配線部４Ａ，４Ｂ，４Ｃを示したが、これに限定されるものではない。

図３は、インジウム燐基板１の裏面側からみた、導電経路６Ａ，６Ｂ，６Ｃの構成を示す平面図である。本実施の形態では、図３に示すように、導電経路６Ａ，６Ｂ，６Ｃ間に２本のスロットを設け、導電経路６Ａ，６Ｂ，６Ｃで高周波用コプレーナ線路（ＣＰＷ）を構成した。本実施の形態によりＣＰＷを形成した場合、３つの基板貫通孔を用いて高周波配線を形成するよりも信号線路とグラウンド用線路のギャップの調整がレジストパターンにて容易にできるため、線路設計の自由度を簡易に向上させることができる。

次に、本実施の形態における半導体装置の製造方法について説明する。

まず、図４（ａ）に示すように、インジウム燐基板１上に素子２、配線３、配線部４Ａ，４Ｂ，４Ｃ、および絶縁膜７などを形成する。

続いて、インジウム燐基板１の裏面を研磨し、インジウム燐基板１の厚みを例えば５０〜１００μｍとする。

続いて、図４（ｂ）に示すように、インジウム燐基板１の裏面から配線部４Ａ，４Ｂ，４Ｃの直下の対応する所定位置に、配線部４Ａ，４Ｂ，４Ｃの下面が露出するように、基板貫通孔１０をレーザあるいは反応性イオンエッチング（ＲＩＥ）法などを用いて形成する。このとき基板貫通孔１０の大きさは例えば直径６０μｍとしておく。

続いて、図４（ｃ）に示すように、配線部４Ａ，４Ｂ，４Ｃとの電気的接続が得られるように、基板貫通孔１０の底面（配線部４Ａ，４Ｂ，４Ｃの下面）と内側側壁にスパッタ法等により電解メッキ用シード層５として用いるための金属薄膜を形成する。なお、金属薄膜を形成する前に、基板貫通孔１０の内側側壁に化学気相成長（ＣＶＤ）法などにより絶縁膜を形成してもよい。

続いて、インジウム燐基板１の裏面にレジスト１１を塗布し、図４（ｄ）に示すように、基板貫通孔１０の底を配線部４Ａ，４Ｂ，４Ｃの位置に合わせて３つの領域に区切るようにレジストパターンを形成する。

その後、図４（ｅ）に示すように、電解メッキ等により表面と裏面とを電気的に接続する導電経路６Ａ，６Ｂ，６Ｃとなる金属堆積層を２〜５μｍ厚となるように形成する。

そして、図４（ｆ）に示すように、レジスト１１除去後に、ＲＩＥ法等により、レジスト１１に被覆されていたことでメッキ成長していない領域の金属薄膜を除去する。

以上の工程により、１つの基板貫通孔１０内に、配線部４Ａ，４Ｂ，４Ｃそれぞれに電気的に接続された導電経路６Ａ，６Ｂ，６Ｃを同時に形成することができる。

本実施の形態では、半導体基板としてインジウム燐基板を用いた例で説明したが、本発明の効果は、基板の半導体の材料により変わるものではなく、シリコン基板やガリウムヒ素基板などに対しても本実施の形態と同等の効果が得られることは明らかである。

また、本実施の形態では、基板貫通孔内に３つの導電経路６Ａ，６Ｂ，６Ｃを形成する例について説明したが、これに限るものではなく、１つの基板貫通孔に複数の導電経路を形成するものであればよい。なお、基板貫通孔ないに形成する導電経路の数の上限は基板貫通孔へのレジストパターン形成技術で決定される。本発明の効果という意味においては数が多ければ多いほどよい
基板貫通孔の大きさや形状については特に制限はない。基板貫通孔の大きさの下限については、基板貫通孔の加工技術で決定される。

基板厚についても特に制限はない。基板厚が薄ければ薄いほど基板貫通孔のアスペクト比が緩和されるため、貫通孔加工技術としては基板厚が薄い方が望ましい一方で、基板自身の機械強度を考慮すると一定の基板厚の確保が必要であることから、これらのバランスから適正な基板厚を決定することが要求される。

また、半導体基板上に複数の基板貫通孔を形成し、形成した基板貫通孔それぞれに対して複数の導電経路を形成することも可能である。

以上説明したように、本実施の形態によれば、１つの基板貫通孔内に、インジウム燐基板１の表面と裏面を電気的に接続する導電経路６Ａ，６Ｂ，６Ｃを複数形成することにより、基板貫通孔及び貫通電極作製技術の高度化を回避しながら、導電経路の高密度化を簡易に実現できる。また、基板貫通孔の数を抑えるとともに、基板貫通孔の径の縮小を防ぐことができるので、基板の機械的強度の低下や、基板貫通孔の径の縮小による導電経路の高抵抗化に伴う帯域や通過損失の悪化を抑えることができる。

１…インジウム燐基板
２…素子
３…配線
４Ａ，４Ｂ，４Ｃ…配線部
５…電解メッキ用シード層
６Ａ，６Ｂ，６Ｃ…導電経路
７…絶縁膜
１０…基板貫通孔
１１…レジスト

本発明に係る半導体装置の製造方法は、第１の面に集積回路と前記集積回路に電気的に接続した複数の配線部が配置された半導体基板の第２の面の前記複数の配線部に対応する位置から前記複数の配線部が露出するまで基板貫通孔を形成するステップと、前記基板貫通孔の底面と内側内壁に金属薄膜を形成するステップと、前記第２の面にレジストを塗布し、前記基板貫通孔の底を前記複数の配線部の位置に合わせて区切るレジストパターンを形成するステップと、レジストパターンを形成後に、前記複数の配線部と前記第２の面とを電気的に接続する複数の導電経路となる金属堆積層を形成するステップと、レジストを除去し、レジストに被覆されていたことで前記金属堆積層が形成されていない領域の金属薄膜を除去するステップと、を有することを特徴とする。

Claims

半導体基板と、
前記半導体基板の第１の面に配置された集積回路と、
前記第１の面に配置されて集積回路に電気的に接続し、前記半導体基板の第２の面と電気的接続を得るための複数の配線部と、
前記複数の配線部の直下に形成された１つの基板貫通孔内に配置され、前記複数の配線部それぞれに電気的に接続された複数の導電経路と、
を有することを特徴とする半導体装置。
前記複数の導電経路の数を３とし、前記複数の導電経路を用いて高周波用コプレーナ線路を形成したことを特徴とする請求項１記載の半導体装置。
第１の面に集積回路と前記集積回路に電気的に接続した複数の配線部が配置された半導体基板の第２の面の前記複数の配線部に対応する位置から基板貫通孔を形成するステップと、
前記基板貫通孔の底面と内側内壁に金属薄膜を形成するステップと、
前記第２の面にレジストを塗布し、前記基板貫通孔の底を前記複数の配線部の位置に合わせて区切るレジストパターンを形成するステップと、
レジストパターンを形成後に、前記複数の配線部と前記第２の面とを電気的に接続する複数の導電経路となる金属堆積層を形成するステップと、
レジストを除去し、レジストに被覆されていたことで前記金属堆積層が形成されていない領域の金属薄膜を除去するステップと、
を有することを特徴とする半導体装置の製造方法。
前記金属薄膜を形成するステップの前に、前記基板貫通孔の内側内壁に絶縁膜を形成するステップをさらに有することを特徴とする請求項３記載の半導体装置の製造方法。
前記複数の導電経路となる金属堆積層を形成するステップでは、当該複数の導電経路を用いた高周波用コプレーナ線路を形成することを特徴とする請求項３又は４記載の半導体装置の製造方法。