JPH07235682A - 半導体装置 - Google Patents

半導体装置

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JPH07235682A
JPH07235682A JP2297894A JP2297894A JPH07235682A JP H07235682 A JPH07235682 A JP H07235682A JP 2297894 A JP2297894 A JP 2297894A JP 2297894 A JP2297894 A JP 2297894A JP H07235682 A JPH07235682 A JP H07235682A
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Abstract

(57)【要約】 【目的】内部整合回路を有するパワーＧａＡｓＦＥＴの
上記整合回路の特性向上と素子搭載用の基板の小型化お
よび低価格化を図る。 【構成】分配合成回路３Ａがボンディング領域３２の外
部リード６に対する整列用のスリット３３Ａ，３３Ｂを
備えることにより、伝送路の延長による位相回転要因が
除去されるのでインピーダンスの設計値からのずれによ
る利得・出力電力特性の低下がなくなり、製品の歩留り
が向上する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
内部整合回路を有する高周波電力用のＧａＡｓショット
キバリア電界効果トランジスタ（以下ＰＧａＡｓＦＥ
Ｔ）に関する。
【０００２】
【従来の技術】この種のＰＧａＡｓＦＥＴは例えば特公
平２−２６８００４号公報（文献１）に記載されている
ように、複数のＧａＡｓＦＥＴチップをパッケージ内で
合成するとともに、入出力インピーダンスを５０Ωに整
合させるための内部整合回路を有している。上記内部整
合回路は、個々のチップに対するインピーダンス整合用
のチップコンデンサとボンディングワイヤのインダンク
タンスとから成る集中定数型整合回路と、アルミナ基板
上に形成された複数のチップの電力合成／分配用の分布
定数型整合回路とから構成される。上記分布定数型整合
回路は所定の接続部で入出力用の外部リードとボンデン
ィングワイヤにより接続される。
【０００３】従来上記接続部には上記外部リードとの位
置合せすなわち整列（ａｌｉｇｎｍｅｔ）用に張出した
タブ状パターンの上記ボンデンィングワイヤの接着部で
あるボンディングタブを設けていた。
【０００４】従来の半導体装置を平面図およびＡ−Ａ断
面図でそれぞれ示す図３（Ａ），（Ｂ）を参照すると、
この従来の半導体装置は、この半導体装置全体を格納す
るパッケージ１と、入出力用の電力の合成分配回路３が
形成されたアルミナの基板２と、集中定数回路用のチッ
プコンデンサ４と、複数のＧａＡｓＦＥＴチップ５と、
外部リード６と、外部リード６と合成分配回路３との電
気的接続用の複数のボンディングワイヤ７とを備える。
【０００５】基板２および外部リード６との接続部を詳
細に示す部分破断平面図である図４を参照すると、基板
２に形成された合成分配回路３の合成・分配対象の２つ
の伝送路に対し高周波的に平衡している分岐点３１と正
確に整列して外部リード６をボンディングワイヤ７によ
り接続するためのボンディングタブ８を有する。
【０００６】ボンディングタブ８の寸法は通常外部リー
ド６と同一幅で合成分配回路３の分岐点３１対応の外縁
部からの突出長さは０．３〜０．５ｍｍ程度である。
【０００７】この従来の半導体装置の組立時には、ま
ず、外部リード６とボンディングタブ８との整列を行
い、パッケージ１に格納する。次に、外部リード６とボ
ンディングタブ８とをボンディングワイヤ７により接続
する。これにより、外部リード６と合成分配回路３とは
正確に整列された状態で組立てられる。
【０００８】ここで、ボンディングタブ８の作用につい
て説明すると、このボンディングタブ８がない場合には
合成分配回路３には分岐点３１対応の何等の目印もない
ので、組立時における外部リード６と合成分配回路３と
の分岐方向（図４のＹ方向）の整列が困難である。上記
整列が不完全であると、合成分配回路３の実際の分岐点
が本来の高周波的な分岐点３１に対し不平衡となり伝送
電力の合成・分配が正確に行われず、利得や出力電力特
性が低下する。したがって、ボンディングタブ８を設け
ることにより、分岐点３１と上記実際の分岐点とが上記
分岐方向に容易に整列することができるので、上記不平
衡に伴なう製品不良の要因が除去できる。
【０００９】しかし、ボンディングタブ８は合成分配回
路３の伝送路から上述のように突出しているので、分岐
点３１から外部リード６の方向（図４のＸ方向）に対し
てはこの突出長の分だけ上記伝送路が延長されることに
なる。一般にこの種のＰＧａＡｓＦＥＴでは外部リード
６の外部で５０Ωの伝送線路と整合するよう設計されて
いるので、分岐点３１の設計周波数での分岐点インピー
ダンスはボンディングワイヤ７のインダクタンスや外部
リード６が貫通するパッケージ１と基板２の各々の誘電
率の相違を考慮して外部の接続対象の伝送路のインピー
ダンス５０Ωとは異なっている。したがって、ボンディ
ングタブ８上の接続点では上記伝送路の延長分に対応す
る位相回転が生じ、上記分岐点インピーダンスが設計値
からずれてしまう。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
装置は、合成分配回路に外部リードとの整列および接続
用に設けたボンディングタブの長さに相当する伝送路の
延長分対応の位相回転により、分岐点のインピーダンス
が設計値からずれてしまい、出力電力特性・利得特性の
劣化に伴なう製品不良が生じ、製品の歩留りが低下する
という欠点があった。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
複数のＧａＡｓショットキバリア電界効果トランジスタ
のチップの入出力対応の電力合成および分配をするとと
もに入出力インピーダンスを予め定めた値に整合させる
ための誘電体基板上に形成された前記電力合成および分
配用のマイクロストリップライン素子から成る合成分配
回路を含む内部整合回路を有しこの分配合成回路の予め
定めた高周波的分岐点を含む接続領域と外部リードとを
ボンデンィング線で接続する半導体装置において、前記
分配合成回路が前記接続領域の前記外部リードに対する
整列用の目印を備えて構成されている。
【００１２】
【実施例】次に、本発明の実施例を図４と共通の構成要
素を共通の参照文字／数字を付して同様に部分破断平面
図で示す図１を参照すると、この図に示す本実施例の半
導体装置は、従来の合成分配回路３の代りに分岐点３１
とＹ軸方向に線対称に外部リード６の幅とほぼ等しい間
隔で配置した整列用の２つのスリット３３Ａ，３３Ｂを
備える合成分配回路３Ａを備える。
【００１３】ボンディングワイヤ７が、従来のボンディ
ングタブ８の代りに、分岐点３１を通る合成分配回路３
Ａ上の分岐点３１を含むボンディング領域３２（点線で
示す）に直接接続される。
【００１４】次に、図１を参照して本実施例の動作につ
いて説明すると、まず、本実施例の半導体装置の組立時
には、外部リード６の両側の縁の各々と対応するスリッ
ト３３Ａ，３３Ｂの各々とを整列させて基板２をパッケ
ージ１の所定位置にマウントする。次に、外部リード６
とボンディング領域３２とをボンディングワイヤ７によ
り接続する。これにより、外部リード６と合成分配回路
３Ａとは正確に整列された状態で組立てられる。スリッ
ト３３Ａ，３３Ｂの寸法は、合成分配回路３Ａの伝送特
性に影響を与えないようできるだけ小さいことが望まし
く、本実施例では合成分配回路３Ａのパターンニングの
ほぼ最小寸法相当の５０μｍ角としている。
【００１５】これにより、利得・出力電力特性の低下要
因である外部リード６と合成分配回路３Ａとの整列不完
全ととともに、従来のボンディングタブ８のような伝送
路の延長による位相回転の要因が除去されるのでインピ
ーダンスの設計値からのずれによる利得・出力電力特性
の低下がなくなり、製品の歩留りが向上する。
【００１６】本実施例（実線）および従来の技術（点
線）の半導体回路の定在波比（ＶＳＷＲ）特性，伝送損
失特性の計算値による比較の一例をそれぞれ示す図２
（Ａ），（Ｂ）を参照すると、ＶＳＷＲについては従来
のものが設計周波数７．１ＧＨｚに対して１．１５であ
るのに対して本実施例の半導体装置の方が１．０５であ
り伝送損失に換算すると０．３ｄＢの改善効果を有する
とともに、伝送損失については従来のものが設計周波数
７．１ＧＨｚに対して中心周波数が０．３ＧＨｚ低下す
るのに比較し本実施例の半導体装置はこのずれが解消さ
れていることが示される。
【００１７】また、従来の技術におけるボンディングタ
ブが不要であるので、基板のこの突出長さ０．３〜０．
５ｍｍ分の縮小ができ、内部整合回路の小型化および約
１０％のコスト低下が可能となる。
【００１８】以上、本発明の実施例を説明したが、本発
明は上述の実施例に限られることがなく種々の変形が可
能である。
【００１９】例えば、整列用の目印として２つのスリッ
トの代りに２つの突起を設けることも、本発明の趣旨を
逸脱しない限り適用できることは勿論である。
【００２０】
【発明の効果】以上説明したように、本発明の半導体装
置は、分配合成回路が接続領域の外部リードに対する整
列用の目印を備えることにより、伝送路の延長による位
相回転の要因が除去されるのでインピーダンスの設計値
からのずれによる利得・出力電力特性の低下がなくな
り、製品の歩留りが向上するという効果がある。
【００２１】また、ボンディングタブが不要であるの
で、この突出長分のアルミナ基板の縮小により内部整合
回路の小型化およびコスト低下が可能となるという効果
がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を示す部分破断
平面図である。
【図２】本実施例および従来の半導体装置の特性の一例
の比較を示す特性図である。
【図３】一般的なパワーＧａＡｓＦＥＴの構成を示す平
面図および断面図である。
【図４】従来の半導体装置の一例を示す部分破断平面図
である。
【符号の説明】
１ パッケージ ２ 基板 ３，３Ａ 合成分配回路 ４ チップコンデンサ ５ ＦＥＴチップ ６ 外部リード ７ ボンディングワイヤ ８ ボンディングタブ ３１ 分岐点 ３２ ボンディング領域 ３３Ａ，３３Ｂ スリット

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数のＧａＡｓショットキバリア電界効
    果トランジスタのチップの入出力対応の電力合成および
    分配をするとともに入出力インピーダンスを予め定めた
    値に整合させるための誘電体基板上に形成された前記電
    力合成および分配用のマイクロストリップライン素子か
    ら成る合成分配回路を含む内部整合回路を有しこの分配
    合成回路の予め定めた高周波的分岐点を含む接続領域と
    外部リードとをボンデンィング線で接続する半導体装置
    において、 前記分配合成回路が前記接続領域の前記外部リードに対
    する整列用の目印を備えることを特徴とする半導体装
    置。
  2. 【請求項２】 前記目印が前記合成分配回路の前記接続
    領域に相対する予め定めた外縁部に前記外部リードの幅
    と同一間隔で設けた２つのスリットであることを特徴と
    する請求項１記載の半導体装置。
  3. 【請求項３】 前記目印が前記合成分配回路の前記接続
    領域に相対する予め定めた外縁部に前記外部リードの幅
    と同一間隔で設けた２つの突起であることを特徴とする
    請求項１記載の半導体装置。
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