JP2658376B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2658376B2 JP2658376B2 JP9000489A JP9000489A JP2658376B2 JP 2658376 B2 JP2658376 B2 JP 2658376B2 JP 9000489 A JP9000489 A JP 9000489A JP 9000489 A JP9000489 A JP 9000489A JP 2658376 B2 JP2658376 B2 JP 2658376B2
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- chip capacitor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は超高周波帯で動作するGaAsショットキ障壁電
界効果トランジスタ（以下、GaAsMESFETと称する）の50
Ω内部整合回路に関する。
界効果トランジスタ（以下、GaAsMESFETと称する）の50
Ω内部整合回路に関する。
従来、GaAsMESFETを用いた半導体装置の50Ωインピー
ダンス内部整合回路は、チップコンデンサによるキャパ
シタンス，及びボンディングワイヤによるインダクタン
スとで構成される集中定数的整合回路と、アルミナ等の
誘電体基板上に設けられたマイクロストリップ伝送ライ
ン及びオープンスタブパターンによる分布定数的整合回
路とで構成されている。
ダンス内部整合回路は、チップコンデンサによるキャパ
シタンス，及びボンディングワイヤによるインダクタン
スとで構成される集中定数的整合回路と、アルミナ等の
誘電体基板上に設けられたマイクロストリップ伝送ライ
ン及びオープンスタブパターンによる分布定数的整合回
路とで構成されている。
例えば、第３図に示すように、GaAsMESFETチップ１の
両側にチップコンデンサ2A,2Aを配設し、かつその両側
に整合回路基板3,3を配設し、夫々をボンディングワイ
ヤ4,5で接続している。このチップコンデンサ２は、誘
電体基板21の上面に表面導体22を形成している。また、
整合回路基板３には、マイクロストリップ伝送ライン32
とオープンスタブパターン33を形成している。
両側にチップコンデンサ2A,2Aを配設し、かつその両側
に整合回路基板3,3を配設し、夫々をボンディングワイ
ヤ4,5で接続している。このチップコンデンサ２は、誘
電体基板21の上面に表面導体22を形成している。また、
整合回路基板３には、マイクロストリップ伝送ライン32
とオープンスタブパターン33を形成している。
そして、チップコンデンサ2A及びボンディングワイヤ
4,5で集中定数的整合回路が構成され、整合回路基板３
で分布定数的整合回路が構成される。
4,5で集中定数的整合回路が構成され、整合回路基板３
で分布定数的整合回路が構成される。
上述したGaAsMESFETの内部整合回路では、GaAsMESFET
チップ１自体のインピーダンスが非常に低いため、整合
回路基板３における伝送ライン32による位相回転，及び
オープンスタブパターン33,ボンディングワイヤ4,5のイ
ンダクタンス，チップコンデンサ2Aのキャパシタンスの
みで低Ｑ値を保った内部整合回路を構成することが困難
な場合が生じるという問題がある。
チップ１自体のインピーダンスが非常に低いため、整合
回路基板３における伝送ライン32による位相回転，及び
オープンスタブパターン33,ボンディングワイヤ4,5のイ
ンダクタンス，チップコンデンサ2Aのキャパシタンスの
みで低Ｑ値を保った内部整合回路を構成することが困難
な場合が生じるという問題がある。
本発明はＱ値を低くした内部整合回路を構成すること
ができる半導体装置を提供することを目的とする。
ができる半導体装置を提供することを目的とする。
本発明の半導体装置は、内部整合回路の一部を構成す
るチップコンデンサを、誘電体基板の表面に形成した表
面導体の一部を抵抗体で構成している。
るチップコンデンサを、誘電体基板の表面に形成した表
面導体の一部を抵抗体で構成している。
上述した構成では、抵抗体によりチップコンデンサの
インピーダンスをシフトし、内部整合回路のＱ値を低減
する。
インピーダンスをシフトし、内部整合回路のＱ値を低減
する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の斜視図である。図示のよ
うに、GaAsMESFETチップ１の両側にチップコンデンサ2,
2を配設し、かつその両側に整合回路基板3,3を配設し、
夫々をボンディングワイヤ4,5で接続して内部整合回路
を構成している。
うに、GaAsMESFETチップ１の両側にチップコンデンサ2,
2を配設し、かつその両側に整合回路基板3,3を配設し、
夫々をボンディングワイヤ4,5で接続して内部整合回路
を構成している。
前記チップコンデンサ２は、第２図に拡大平面図を示
すように、誘電体基板21の上面に設計中心値の容量を得
るための表面導体22及び23を設け、これらの表面導体2
2,23の間に２〜３Ω程度の抵抗体24を配設している。換
言すれば、表面導体の一部を抵抗体24で構成している。
すように、誘電体基板21の上面に設計中心値の容量を得
るための表面導体22及び23を設け、これらの表面導体2
2,23の間に２〜３Ω程度の抵抗体24を配設している。換
言すれば、表面導体の一部を抵抗体24で構成している。
また、前記整合回路基板３には、アルミナ基板31に導
体膜でマイクロストリップ伝送線路32とオープンスタブ
パターン33を形成している。
体膜でマイクロストリップ伝送線路32とオープンスタブ
パターン33を形成している。
そして、ボンディングワイヤ４は、GaAsMESFETチップ
１のゲートパッドからチップコンデンサ2,2の各表面導
体23に接続している。また、ボンディングワイヤ５はチ
ップコンデンサ2,2の各表面導体22から整合回路基板3,3
の各伝送線路32に接続している。
１のゲートパッドからチップコンデンサ2,2の各表面導
体23に接続している。また、ボンディングワイヤ５はチ
ップコンデンサ2,2の各表面導体22から整合回路基板3,3
の各伝送線路32に接続している。
この構成によれば、チップコンデンサ２は、表面導体
22と23の間に抵抗体24を配設しているため、インピーダ
ンスがシフトされる。即ち、第４図（ａ）は本発明の回
路構成によるインピーダンス整合をスミスチャート図表
上に示したものであり、この構成では、チップコンデン
サ２の抵抗体24によってインピーダンスはスミスチャー
トの実数軸上を50Ω側へシフトする。このため、第４図
（ｂ）に示した従来の内部整合回路に比べて、本発明の
内部整合回路のＱ値を低く抑えることが可能となる。
22と23の間に抵抗体24を配設しているため、インピーダ
ンスがシフトされる。即ち、第４図（ａ）は本発明の回
路構成によるインピーダンス整合をスミスチャート図表
上に示したものであり、この構成では、チップコンデン
サ２の抵抗体24によってインピーダンスはスミスチャー
トの実数軸上を50Ω側へシフトする。このため、第４図
（ｂ）に示した従来の内部整合回路に比べて、本発明の
内部整合回路のＱ値を低く抑えることが可能となる。
なお、このように低Ｑ値に抑えることにより、多段構
成化する傾向のある内部整合回路を段数を増すことなく
回路構成できるため、広帯域，安定かつ低コストなデバ
イスを実現することが可能となり、抵抗体24により生じ
る−0.3dB程度の損失は充分補うことができる。
成化する傾向のある内部整合回路を段数を増すことなく
回路構成できるため、広帯域，安定かつ低コストなデバ
イスを実現することが可能となり、抵抗体24により生じ
る−0.3dB程度の損失は充分補うことができる。
また、抵抗体24の位置を適宜に設定することにより、
インダクタンスの補償を好適に行うことができる。
インダクタンスの補償を好適に行うことができる。
以上説明したように本発明は、内部整合回路を構成す
るチップコンデンサの表面導体の一部を抵抗体で構成す
ることにより、インピーダンスをシフトして該内部整合
回路のＱ値を低く抑えることができる。また、内部整合
回路の段数を増やす必要もなく、広帯域で安定かつ低コ
ストに構成できる効果もある。
るチップコンデンサの表面導体の一部を抵抗体で構成す
ることにより、インピーダンスをシフトして該内部整合
回路のＱ値を低く抑えることができる。また、内部整合
回路の段数を増やす必要もなく、広帯域で安定かつ低コ
ストに構成できる効果もある。
第１図は本発明の一実施例の斜視図、第２図は本発明に
係るチップコンデンサの拡大平面図、第３図は従来の半
導体装置の斜視図、第４図はインピーダンス整合のスミ
スチャート図表であり、同図（ａ）は本発明の場合、同
図（ｂ）は従来の場合を夫々示している。 １……GaAsMESFETチップ、２……チップコンデンサ（本
発明）、2A……チップコンデンサ（従来）、３……整合
回路基板、4,5……ボンディングワイヤ、21……誘電体
基板、22,23……表面導体、24……抵抗体、31……アル
ミナ基板、32……伝送ライン、33……オープンスタブパ
ターン。
係るチップコンデンサの拡大平面図、第３図は従来の半
導体装置の斜視図、第４図はインピーダンス整合のスミ
スチャート図表であり、同図（ａ）は本発明の場合、同
図（ｂ）は従来の場合を夫々示している。 １……GaAsMESFETチップ、２……チップコンデンサ（本
発明）、2A……チップコンデンサ（従来）、３……整合
回路基板、4,5……ボンディングワイヤ、21……誘電体
基板、22,23……表面導体、24……抵抗体、31……アル
ミナ基板、32……伝送ライン、33……オープンスタブパ
ターン。
Claims (1)
- 【請求項１】GaAsショットキ障壁電界効果トランジスタ
を形成したチップに、チップコンデンサ，ボンディング
ワイヤ，及び整合回路基板等で構成される内部整合回路
を接続してなる半導体装置において、前記チップコンデ
ンサは、誘電体基板の表面に形成した表面導体の一部を
抵抗体で構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000489A JP2658376B2 (ja) | 1989-04-10 | 1989-04-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000489A JP2658376B2 (ja) | 1989-04-10 | 1989-04-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02268004A JPH02268004A (ja) | 1990-11-01 |
| JP2658376B2 true JP2658376B2 (ja) | 1997-09-30 |
Family
ID=13986469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9000489A Expired - Lifetime JP2658376B2 (ja) | 1989-04-10 | 1989-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658376B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2953942B2 (ja) * | 1994-02-22 | 1999-09-27 | 山形日本電気株式会社 | 半導体装置 |
-
1989
- 1989-04-10 JP JP9000489A patent/JP2658376B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02268004A (ja) | 1990-11-01 |
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