JP2567976B2 - 高周波低雑音半導体装置 - Google Patents

高周波低雑音半導体装置

Info

Publication number
JP2567976B2
JP2567976B2 JP2228698A JP22869890A JP2567976B2 JP 2567976 B2 JP2567976 B2 JP 2567976B2 JP 2228698 A JP2228698 A JP 2228698A JP 22869890 A JP22869890 A JP 22869890A JP 2567976 B2 JP2567976 B2 JP 2567976B2
Authority
JP
Japan
Prior art keywords
power supply
semiconductor device
fet
circuit board
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2228698A
Other languages
English (en)
Other versions
JPH04109637A (ja
Inventor
英治 末松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2228698A priority Critical patent/JP2567976B2/ja
Publication of JPH04109637A publication Critical patent/JPH04109637A/ja
Application granted granted Critical
Publication of JP2567976B2 publication Critical patent/JP2567976B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は電界効果トランジスタを用いた半導体装置に
関し、電界効果トランジスタの入力側に生じる寄生容量
を増大させることなく入力側の寄生インダクタンスを低
減した、高周波特性に優れた半導体装置を提供するもの
である。
＜従来の技術＞ 近年、高度のエピタキシャル成長技術及び超微細加工
技術の発展に伴い、GaAsからなるMESFETの高性能化およ
びAlGaAs/GaAsからなるヘテロ接合型HEMTの実用化が進
み、これら電界効果トランジスタ（以下、FETと略記す
る）の動作周波数は、30GHz以上のミリ波帯域へ拡大さ
れつつある。この種の高周波FETは一般にマイクロ波半
導体素子用の十字形のパッケージ上もしくは回路基板上
に配置・配線される。
第３図（ａ）（ｂ）に従来の２つのタイプのFETデバ
イス50、60の配置・配線方法を示す。第３図（ａ）で
は、半導体基板上に形成されたFET50は、一つのゲート
電力供給部51と一つのドレイン電力供給部52を有し、ゲ
ート電力供給部51およびドレイン電力供給部52から夫々
１本のボンディングワイアー53、54によってパッケージ
ングステムもしくは回路基板上の入力ライン55と出力ラ
イン56に接続されている。また第３図（ｂ）では、半導
体基板上に形成されたFET60は、複数のゲート電力供給
部61,62と複数のドレイン電力供給部63、64を有し、ゲ
ート電力供給部61、62とドレイン電力供給部63、64から
夫々１本のボンディングワイアー65、66、67、68によっ
てパッケージンングステムもしくは回路基板上の入力ラ
イン55、56に接続されている。
＜発明が解決しようとする課題＞ 上記従来例ではいずれのFET50,60もそのゲート電極及
びドレイン電極の電力供給部に一本ずつのボンディング
ワイアーが接続されており、製造上ワイアーの本数は少
ない方が簡便なことと、ソース電極上のワイアーによる
寄生インダクタンスはFETを用いた半導体装置に大きな
影響を与えるがゲート電極及びドレイン電極ではワイア
ーによる寄生インダクタンスの影響は他の要素に比べて
考慮するに足らない程小さいと考えられていたため、こ
の構造が最適なものであると認識されていた。このこと
は上記第３図（ａ）と（ｂ）において、ゲート電極が２
つの電力供給部を有する同図（ｂ）に示す構造が、エア
ーブリッジを用いる手法により同図（ａ）に示すゲート
電極が１つの電力供給部を有する構造に改良された際に
おいても、ゲート電極に対して２本あったワイアーが１
本になることによる寄生インダクタンスの増加が問題と
されなかったことにも表われている。
しかしながら、FETの性能が向上し、周波数特性等、
半導体装置に対しより高性能を求めようとすると従来の
接続構造ではFETの性能を十分に引き出せず、半導体装
置の性能が設計通りの性能とならないという問題が生じ
るようになった。そこでこの問題を解決すべく検討を行
った結果、従来の構造には以下の問題があることをつき
とめた。
すなわち、従来の構造では、例えば第３図（ａ），
（ｂ）に示したように、FET50、60のゲート電力供給部5
1、61、62およびドレイン電力供給部52、63、64からは
夫々一本のボンディングワイアー53、54、65、66、67、
68によってパッケージングステムもしくは回路基板上の
入力ライン55、出力ライン56に接続され、これによって
ボンディングワイアーによる寄生インダクタンス成分が
大きくなるため周波数に対する入力・出力反射係数の強
度の変化率及び位相回転が大きくなっており、しかもこ
の影響は無視できない程大きく、そのため例えばFET5
0、60を用いて増幅器を作成する際、入力側・出力側の
インピーダンス整合をとることが著しく困難になり、周
波数帯域内で増幅器の利得の低下および雑音の増加を招
いてしまっていた。
さらにまたFET50、60の入力側に寄生インダクタンス
が生じることで、FETのＳパラメータ特性におけるS11＊
（S11の共役復素反射係数）とFETの雑音が最小になる最
適入力反射係数Γoptが大きくずれてしまい、広帯域で
増幅器の入力VSWRを小さくした低雑音の増幅器をつくる
ことができなくなっていた。
以上に鑑み、本発明はボンディングワイアーの寄生イ
ンダクタンスを小さくすることにより、高周波数特性に
優れた高性能の半導体装置を提供することを目的とす
る。
＜課題を解決するための手段＞ 本発明は、半導体基板上に形成された電界効果トラン
ジスタが、入力ラインを有するパッケージングステムま
たは回路基板に接続された高周波低雑音半導体装置であ
って、前記電界効果トランジスタの所定のゲート電極パ
ットと前記入力ラインとが、前記ゲート電極パット毎に
併設された複数本のワイヤーによって接続され、前記電
界効果トランジスタのソース電極パットと接地ラインと
が、ワイヤーによって接続されていることを特徴とする
高周波低雑音半導体装置を提供する。
また、半導体基板上に形成された電界効果トランジス
タがパッケージングステムまたは回路基板に接続された
高周波低雑音半導体装置であって、前記半導体基板上面
にゲート電極、ソース電極が設けられ、前記半導体基板
裏面にパターン配線が施され、前記ゲート電極がバイア
ホールにより前記パターン配線により接続され、前記ゲ
ート電極が前記パターン配線により、且つ、前記ソース
電極がワイヤーにより、それぞれパッケージングステム
または回路基板に接続されていることを特徴とする高周
波低雑音半導体装置を提供する。
＜作用＞ 本発明の電力供給部に複数本のワイアーを接続した半
導体装置によれば、ワイアーの本数が増えることでFET
の入力側の寄生インダクタンスが小さくなり、他の構造
として考えられるゲート電力供給部を多数増設して、夫
々の電力供給部に１本ずつのボンディングワイアーによ
る接続を行った場合に生じる、電力供給部が増えること
による入力側の寄生容量の増大によるFETの周波数に対
する入力・出力反射特性、利得特性、雑音特性の悪化と
これによるFET本来の周波数特性の低下を生じることも
ない。尚、複数のワイアーを接続するために電力供給部
の面積を大きくする必要が生じたとしても、この影響は
小さい。さらに、ワイアーの本数は増さずにワイアーの
径を大きくすることも考えられるが、ワイアーを太くす
れば作業性が悪くなり、本発明によれば従来の確立され
たワイアーボンディング技術を利用できるので、作業性
の低下は少ない。
また、本発明のバイアホールを用いる方法によれば、
ワイアーに代えてバイアホールが用いられるので接続断
面積も大きくなり、FETの入力・出力側を寄生インダク
タンスは小さくなる。さらに半導体基板裏面のパターン
配線によりパッケージングステムまたは回路基板に接続
されているので、効率的な接続構造となる。
＜実施例＞ 実施例１ 第１図（ａ），（ｂ）を参照して、本発明の実施例を
説明する。
第１図（ａ）に於いて、半導体基板上に形成されたFE
T1は、２個のゲート電力供給部2,3及び２個のドレイン
電力供給部4,5を有しており、ゲート及びドレイン電力
供給部2,3,4,5にはそれぞれの電力供給部に２本ずつの
ボンディングワイヤー6,7,8,9がボンディングされ、パ
ッケージングステムまたは回路基板上の入力ライン55及
び出力ライン56に接続されている。また第１図（ｂ）に
於いて、半導体基板上に形成されたFET20は、１個のゲ
ート電力供給部21及び１個のドレイン電力供給部22を有
しており、前記ゲート及びドレイン電力供給部21,22に
はそれぞれの電力供給部に３本ずつのボンディングワイ
ヤー23,24がボンディングされ、パッケージングステム
または回路基板上の入力ライン55及び出力ライン56に接
続されている。本実施例に使用しているボンディングワ
イヤーの径は25μｍであり、ワイヤー長は一本当たり約
130〜500μｍである。前記FET1,20においては、ゲート
電力供給部2,3,21及びドレイン電力供給部4,5,22の面積
はボンディングワイヤーの径の大きさとボンディングす
るワイヤーの本数に合わせて決定した。
次に本実施例の半導体装置の特性について述べる。
本実施例のFET1,20は、一つまたは複数個のゲート電
力供給部２、３、21及びドレイン電力供給部４、５、22
の夫々に、複数本のワイヤー６、７、８、９、23、24を
ボンディングしているため、第３図（ａ）（ｂ）に示す
従来のFET50、60に比較して入力側の寄生容量を増大す
ることなく、寄生インダクタンスが30〜60％低減した。
そのため第４図に示すように、本発明の半導体装置と
（第１図（ｂ））と従来FET50（第３図（ａ））と比較
して、周波数に対する入力側の反射係数の強度の変化率
・位相回転が小さくなり、広帯域でインピーダンス整合
が取り安くなった。出力側についても同じことがいえ
る。さらに従来FET50、60に比較して、FETのＳパラメー
タ特性におけるS11＊（S11の共役復素反射係数）とFET
の雑音が最小になる最適入力反射係数Γoptの位相回転
のずれが小さくなっており、上記と相まって広帯域で増
幅器の入力VSWRを小さくした低雑音の増幅器が作製可能
になる。
実施例２ 第２図を参照して、第２の実施例を説明する。
FET30が形成された半導体基板の裏面31にパターン配
線40（第２図（ｂ））が形成され、FET30のゲート電力
供給部32およびドレイン電力供給部33がバイアホール3
4、35によって裏面31のパターン配線40と接続され、裏
面31のパターン配線40が、パッケージングステムまたは
回路基板上の入力ライン55及び出力ライン56に接続され
ている。バイアホール34,35はFET30を形成した後、基板
を30〜120μｍまで薄層化し、ゲート電力供給部32及び
ドレイン電力供給部33の直下に湿式または乾式エッチン
グ、あるいはそれらの併用によって径30〜50μｍの孔を
開口し、パターニングした基板の表面及び裏面を金属蒸
着及び金属メッキによってメタライズし、パターン配線
40と共に形成した。
次に本実施例の半導体装置の特性について述べる。
本実施例の半導体装置はゲート電力供給部32及びドレ
イン電力供給部33からバイアホール34,35を通してパッ
ケージングステム及び回路基板の入力ライン55及び出力
ライン56に接続されているため、第３図に示した従来の
FET50、60のように、ゲートワイヤー及びドレインワイ
ヤーが不要となりワイヤーのインダクタンスが生じるこ
とはなくFETの入力・出力寄生インダクタンスが、第３
図に示した従来FETに比較して80〜95％低減した。また
従来FET60のように複数のゲート電力供給部61、62とド
レイン電力供給部63、64を用いていないので寄生容量の
増加もほとんどみられなかった。そのため第５図に示す
ように、従来FET50（第３図（ａ））に比較して周波数
に対する入力側の反射係数の強度の変化率・位相回転が
大幅に小さくなり、広帯域でインピーダンス整合が取り
易くなった。なお出力側に於いても同じことがいえる。
さらに従来FET50、60に比較して、FETのＳパラメータ特
性におけるS11＊（S11の共役復素反射係数）とFETの雑
音が最小になる最適入力反射係数Γoptの位相回転のず
れが大幅に小さくなっており、このことによって増幅器
の入力VSWRを小さくした低雑音の増幅器の作製が可能と
なる。
尚、本半導体装置の実施例１・２に於いては、ゲート
電力供給部とドレイン電力供給部の両方の電力供給部に
ついて本発明を採用しているが、ゲート電力供給部だけ
もしくはドレイン電力供給部だけ本発明を採用をしても
効果がみられる。
尚、本実施例１、２に示しているように本半導体装置
のソース電力供給部100,101,102は、１本または複数本
のボンディングワイヤーでパッケージングステムまたは
回路基板上の接地ライン103に接続した方が好ましい。
尚、本発明は以上の実施例により限定されるものでは
ない。
＜発明の効果＞ 以上の説明から明らかなように、第１の発明に係る半
導体装置によれば、一つまたは複数個のゲート電力供給
部をもつFETが、夫々のゲート電力供給部に複数本のワ
イヤーがボンディングされてパッケージングステムまた
は回路基板に接続されているのでバイアホールを介して
の接続やフェースダウンボンディングによる接続等のよ
うな高度なプロセス技術を必要とせず、FETの入力・出
力側の寄生容量を増加させることなく寄生インダクタン
スを低減することが可能となる。
また第２の発明に係る半導体装置によれば、FETが形
成された半導体基板の裏面にパターン配線が施されFET
のゲート電力供給部またはドレイン電力供給部にバイア
ホールが形成され前記のごとく半導体基板裏面のパータ
ン配線とパッケージングステムまたは回路基板とが接続
されているため、多数のゲート電力供給部を用いる必要
はなくかつゲートワイヤーが不要となるため、FETの入
力部の寄生容量を増加させずにFETの入力側の寄生イン
ダクタンスを大幅に低減できる。
以上第１及び第２の発明に係る半導体装置とも、FET
の入力側の寄生容量を増加させることなく、ボンディン
グワイヤーによる入力側のインダクタンス成分を小さく
しているため、本半導体装置の周波数に対する入力側の
反射係数の強度の変化率・位相回転が小さくなり、広帯
域でインピーダンス整合が取り易くなる。これによっ
て、高周波数特性に優れた高性能の半導体装置の作製が
可能になる。さらに、FETのＳパラメータ特性におけるS
11＊（S11の共役復素反射係数）とFETの雑音が最小にな
る最適入力反射係数Γoptの位相回転のずれが小さくな
っており、このことによって例えば増幅器の入力VSWRを
小さくした低雑音の増幅器が可能になる。
またこれらの利点によって半導体デバイスの歩留りが
向上するというメリットがある。
【図面の簡単な説明】
第１図は第１の実施例を説明する図、第２図は第２の実
施例を説明する図、第３図は従来例を説明する図、第４
図は第１の実施例に示す一の半導体装置の入力反射特性
を示す図、第５図は第２の実施例に示す一の半導体装置
の入力反射特性を示す図である。 1,20,30,50,60:FET、2,3,21,32,51,61,62:ゲート電力供
給部、4,5,22,33,52,63,64:ドレイン電力供給部、6,7,
8,9,23,24:ボンディングワイヤー、31:裏面、34,35:バ
イアホール、40:パターン配線、100,101,102:ソース電
力供給部、55:入力ライン、56:出力ライン、103:接地ラ
イン

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された電界効果トラン
    ジスタが、入力ラインを有するパッケージングステムま
    たは回路基板に接続された高周波低雑音半導体装置であ
    って、 前記電界効果トランジスタの所定のゲート電極パットと
    前記入力ラインとが、前記ゲート電極パット毎に併設さ
    れた複数本のワイアーによって接続され、 前記電界効果トランジスタのソース電極パットと接地ラ
    インとが、ワイヤーによって接続されていることを特徴
    とする高周波低雑音半導体装置。
  2. 【請求項２】半導体基板上に形成された電界効果トラン
    ジスタがパッケージングステムまたは回路基板に接続さ
    れた高周波低雑音半導体装置であって、 前記半導体基板上面にゲート電極、ソース電極が設けら
    れ、 前記半導体基板裏面にパターン配線が施され、 前記ゲート電極がバイアホールにより前記パターン配線
    により接続され、 前記ゲート電極が前記パターン配線により、且つ、前記
    ソース電極がワイヤーにより、それぞれパッケージング
    ステムまたは回路基板に接続されていることを特徴とす
    る高周波低雑音半導体装置。
JP2228698A 1990-08-29 1990-08-29 高周波低雑音半導体装置 Expired - Fee Related JP2567976B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2228698A JP2567976B2 (ja) 1990-08-29 1990-08-29 高周波低雑音半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2228698A JP2567976B2 (ja) 1990-08-29 1990-08-29 高周波低雑音半導体装置

Publications (2)

Publication Number Publication Date
JPH04109637A JPH04109637A (ja) 1992-04-10
JP2567976B2 true JP2567976B2 (ja) 1996-12-25

Family

ID=16880399

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2228698A Expired - Fee Related JP2567976B2 (ja) 1990-08-29 1990-08-29 高周波低雑音半導体装置

Country Status (1)

Country Link
JP (1) JP2567976B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545923A (en) * 1993-10-22 1996-08-13 Lsi Logic Corporation Semiconductor device assembly with minimized bond finger connections
SE520119C2 (sv) * 1998-10-13 2003-05-27 Ericsson Telefon Ab L M Förfarande och anordning för hopkoppling av radiofrekvens-SiC-fälteffekttransistorer för högeffekttillämpningar
WO2006072984A1 (ja) * 2005-01-06 2006-07-13 Mitsubishi Denki Kabushiki Kaisha 半導体増幅器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63285944A (ja) * 1987-05-18 1988-11-22 Mitsubishi Electric Corp 半導体装置
JPH0666352B2 (ja) * 1989-02-16 1994-08-24 三洋電機株式会社 高周波半導体装置
JP2523966B2 (ja) * 1990-08-27 1996-08-14 松下電子工業株式会社 半導体装置

Also Published As

Publication number Publication date
JPH04109637A (ja) 1992-04-10

Similar Documents

Publication Publication Date Title
US5164683A (en) RF amplifier assembly
US10879168B2 (en) Transistor with non-circular via connections in two orientations
JPH06125208A (ja) マイクロ波集積回路およびその製造方法
JP2605502B2 (ja) パッケージ
US20220044986A1 (en) Transistor with i/o ports in an active area of the transistor
JP2567976B2 (ja) 高周波低雑音半導体装置
JP7456517B2 (ja) トランジスタ
US11121072B1 (en) Semiconductor device with isolation structure
JP2554672B2 (ja) 電界効果型半導体装置
JP3196752B2 (ja) 半導体集積回路装置とその製造方法
US5889297A (en) High frequency semiconductor device with slots
US11842996B2 (en) Transistor with odd-mode oscillation stabilization circuit
JPH11265983A (ja) 半導体装置
JP2868939B2 (ja) マイクロ波増幅器
JPS62211962A (ja) 高周波半導体装置の製造方法
US6521972B1 (en) RF power transistor having low parasitic impedance input feed structure
JPH054281Y2 (ja)
JPH01173761A (ja) 高周波用トランジスタ
JP5036105B2 (ja) 高周波半導体集積回路
JPS6322725Y2 (ja)
JPS6364081B2 (ja)
JP2718405B2 (ja) 半導体装置
JPH0436112Y2 (ja)
JPH02168632A (ja) 電界効果トランジスタ及び信号伝送線路
JPH02119174A (ja) 集積化高周波増幅器

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees