JP3196752B2 - 半導体集積回路装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、半導体集積回路装置、
特にモノシリックマイクロ波集積回路、いわゆるＭＭＩ
Ｃに関するものである。

【０００２】

【従来の技術】従来、ＧａＡｓ等の化合物半導体を用い
た電解効果型トランジスタいわゆるＦＥＴは、優れたマ
イクロ波特性を有し、マイクロ波帯域で動作する高出力
型半導体集積回路装置として広く使用されている。これ
らＦＥＴをより高周波化及び高出力化するためには、ソ
ース接地インダクタンス及び熱抵抗を低減させることが
有効である。ここで、ソース接地インダクタンスを低減
させるためにはソース電極下の半導体基板に裏面から表
面に至る貫通孔を形成し、係る貫通孔内に金属層を被着
させ、前記半導体基板表面のソース電極と裏面の接地電
極とを電気的に接続させるバイアホール構造が採用され
ている。また、熱抵抗を低減させるためには前記半導体
基板を薄くし、係る半導体基板裏面に厚膜の金属層を被
着させたＰＨＳ構造が用いられ、両者を組み合わせたＦ
ＥＴが高周波化、高出力化に効果を奏してきた。

【０００３】以下に、従来のモノシリックマイクロ波集
積回路装置、いわゆるＭＭＩＣとして用いられている半
導体集積回路装置の構造及びその製造過程について図面
を用いて説明する。図５は、従来におけるマイクロ波集
積回路装置として用いられるＦＥＴの構造及びその製造
過程を示す断面図である。図５に示すように、従来にお
ける半導体集積回路装置１は、ＧａＡｓ基板１０上に形
成されたＦＥＴのソース電極配線１１ａ、ゲート電極配
線１１ｂ及びドレイン電極配線１１ｃ上に層間絶縁膜１
２が成膜されている。

【０００４】また、前記層間絶縁膜１２の表面から前記
ゲート電極１１ｂ及びドレイン電極配線１１ｃに対して
孔が設けられており、前記層間絶縁膜１２及び前記孔の
表面に窒化膜１４が形成されることによって前記孔はキ
ャパシタスルーホール１３を形成することになる。ま
た、前記ゲート電極配線１１ｂに導通するキャパシタス
ルーホール１３及びドレイン電極配線１１ｃに導通する
キャパシタスルーホール１３のそれぞれに上層配線１５
が形成されている。

【０００５】さらに、前記ＧａＡｓ基板１０の裏面から
前記ソース電極配線１１ａに貫通する態様でバイアホー
ル１６が設けられ、係るバイアホール１６及び前記Ｇａ
Ａｓ基板１０の裏面上を覆う態様でＡｕメッキ３２が施
されている。

【０００６】また、図６は、従来の半導体集積回路装置
のチップ表面におけるＦＥＴとＲＦ信号配線及びバイア
ス配線との構成を示す平面図である。図６に示すよう
に、従来の半導体集積回路のチップ表面には、ＲＦ信号
入力パッド７０を介してＲＦ信号を前記半導体集積回路
に伝播させるためのＲＦ信号配線１５が、前記ＦＥＴ５
０のゲート電極配線及びドレイン電極配線にスルーホー
ル（図示せず）を介して電気的に接続されている。ま
た、ゲートバイアスパッド７１及びドレインバイアスパ
ッド７２からを介して、前記ＦＥＴ５０のゲート及びド
レインに対してバイアスを印加するためのゲートバイア
ス配線１８ａ及びドレインバイアス配線１８ｂが設けら
れている。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路装置においては次のような問題があっ
た。従来における半導体集積回路装置は、ＲＦ信号を伝
播させるＲＦ信号配線とＦＥＴを動作させるために必要
なバイアス印加用のバイアス配線が半導体基板の表面に
形成されているため、前記ＲＦ信号配線及びバイアス配
線間に生じる干渉によるＲＦ信号への影響を低減するた
めには、前記ＲＦ信号配線とバイアス配線との配線間隔
をそれぞれの配線幅の３倍以上設けなければならず、半
導体チップ面積を縮小させることによる生産コスト低減
が難しくなるといった問題があった。

【０００８】本発明は、以上の従来技術における問題に
鑑みてなされたものであり、バイアス配線の干渉による
ＲＦ信号配線への影響を低減し、半導体チップの面積を
縮小させることを可能とする半導体集積回路装置を提供
することが目的である。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に提供する本願第一の発明に係る半導体集積回路装置
は、半導体基板に信号配線およびゲート電極配線および
ドレイン電極配線およびソース電極配線が形成され、前
記ゲート電極配線および前記ドレイン電極配線にそれぞ
れゲートバイアス配線およびドレインバイアス配線が設
けられた半導体集積回路において、前記ゲート電極配線
上および前記ドレイン電極配線上に窒化膜を介して前記
信号配線が設けられ、前記信号配線が前記半導体基板の
裏面に形成され、前記ゲートバイアス配線および前記ド
レインバイアス配線の少なくとも一つが前記半導体基板
の表面に形成されていることを特徴とする。

【００１０】少なくとも一つのバイアス配線と信号配線
とが半導体基板の表面と裏面とに分けて形成されている
ことによって、信号配線がＦＥＴの安定な動作に必要不
可欠なバイアス配線の影響を受けることがなく、高周波
信号を扱う半導体集積回路装置のノイズを削減すること
が可能となる。信号配線が窒化膜を介してゲート電極配
線上及びドレイン電極配線上に設けられたことによっ
て、信号配線とバイアス配線との配線間の干渉によるＲ
Ｆ信号の影響が低減されるだけでなく、入出力配線にお
ける寄生インダクタンスやキャパシタンスを低減するこ
とができる。

【００１１】前記課題を解決するために提供する本願第
二の発明に係る半導体集積回路装置は、半導体基板に信
号配線およびゲート電極配線およびドレイン電極配線お
よびソース電極配線が形成され、前記ゲート電極配線お
よび前記ドレイン電極配線にそれぞれゲートバイアス配
線およびドレインバイアス配線が設けられた半導体集積
回路において、前記ゲート電極配線上および前記ドレイ
ン電極配線上に窒化膜を介して前記信号配線が設けら
れ、前記信号配線が前記半導体基板の裏面に形成され、
前記ゲートバイアス配線および前記ドレインバイアス配
線が前記半導体基板の表面に形成されていることを特徴
とする。

【００１２】信号配線とバイアス配線とが半導体基板の
表面と裏面とに分けて形成されていることによって、信
号配線がバイアス配線による干渉等の影響をさらに低減
させることが可能であるとともに、チップの面積を縮小
させることが可能となる。信号配線が窒化膜を介してゲ
ート電極配線上及びドレイン電極配線上に設けられたこ
とによって、信号配線とバイアス配線との配線間の干渉
によるＲＦ信号の影響が低減されるだけでなく、入出力
配線における寄生インダクタンスやキャパシタンスを低
減することができる。

【００１３】前記課題を解決するために提供する本願第
三の発明に係る半導体集積回路装置は、前記ゲートバイ
アス配線および／または前記ドレインバイアス配線は、
コンタクトスルーホールを介して前記ゲート電極配線お
よび／またはドレイン電極配線に形成されていることを
特徴とする。

【００１４】ゲート電極配線及びドレイン電極配線にコ
ンタクトスルーホールを介してそれぞれバイアス配線が
形成されることによって、ＲＦ信号配線がバイアス配線
による干渉等の影響をさらに低減させることが可能であ
る。

【００１５】前記課題を解決するために提供する本願第
四の発明に係る半導体集積回路装置は、前記ゲート電極
配線および前記ドレイン電極配線に設けられたバイアホ
ールに、前記窒化膜を介して前記信号配線が形成されて
いることを特徴とする。

【００１６】ゲート電極配線及びドレイン電極配線に設
けられたバイアホールに窒化膜を介して入力配線及び出
力配線が形成されることによって、信号配線がバイアス
配線による干渉等の影響をさらに低減させることが可能
である。

【００１７】前記課題を解決するために提供する本願第
五の発明に係る半導体集積回路装置の製造方法は、半導
体基板の表面からゲート電極配線及びドレイン電極配線
にバイアホールを設け、係るバイアホールにゲートバイ
アス配線及びドレインバイアス配線を形成することを特
徴とする。

【００１８】半導体基板裏面からゲート電極配線及びド
レイン電極配線にバイアホールを設け、係るバイアホー
ルにゲートバイアス配線及びドレインバイアス配線を形
成することによって、ＲＦ信号配線がＦＥＴの安定な動
作に必要不可欠なバイアス配線の影響を受けることがな
く、高周波信号を扱う半導体集積回路装置のノイズを削
減し、結果として半導体チップの面積を縮小させること
が可能となる。

【００１９】前記課題を解決するために提供する本願第
六の発明に係る半導体集積回路装置の製造方法は、半導
体基板の表面からゲート電極配線及びドレイン電極配線
にコンタクトスルーホールを設け、係るコンタクトスル
ーホール表面にゲートバイアス配線及びドレインバイア
ス配線を形成した後、半導体基板裏面からソース電極配
線とゲート電極配線とドレイン電極配線とにバイアホー
ルを設け、前記ソース電極配線にバイアホールにグラン
ド電極を設けた後、前記ゲート電極配線及びドレイン電
極配線にバイアホールの表面に窒化膜を介して入力ＲＦ
信号配線及び出力ＲＦ信号配線を形成することを特徴と
する。

【００２０】半導体基板の表面からゲート電極配線及び
ドレイン電極配線にコンタクトスルーホールを設け、係
るコンタクトスルーホール表面にゲートバイアス配線及
びドレインバイアス配線を形成した後、半導体基板裏面
からソース電極配線とゲート電極配線とドレイン電極配
線とにバイアホールを設け、前記ソース電極配線にバイ
アホールにグランド電極を設けた後、前記ゲート電極配
線及びドレイン電極配線にバイアホールの表面に窒化膜
を介して入力ＲＦ信号配線及び出力ＲＦ信号配線を形成
することによって、ＲＦ信号配線とバイアス配線との配
線間の干渉によるＲＦ信号の影響が低減されるだけでな
く、入出力配線における寄生インダクタンスやキャパシ
タンスを低減することができる。

【００２１】

【発明の実施の形態】以下に、本発明に係る半導体集積
回路装置の一実施の形態における構造及びその製造工程
について図面を用いて説明する。図１は、本発明に係る
半導体集積回路装置の一実施の形態における構造を示す
断面図である。図１に示すように、本発明に係る半導体
集積回路装置は、ＧａＡｓ基板１０上に形成されたＦＥ
Ｔのソース電極配線１１ａ、ゲート電極配線１１ｂ及び
ドレイン電極配線１１ｃ上に層間絶縁膜１２が成膜され
てなる。

【００２２】また、前記層間絶縁膜１２の表面から前記
ゲート電極１１ｂ及びドレイン電極配線１１ｃに対して
孔が設けられており、前記層間絶縁膜１２及び前記孔の
表面に窒化膜１４が形成されることによって前記孔はキ
ャパシタスルーホール１３を形成することになる。ま
た、前記ゲート電極配線１１ｂに導通するキャパシタス
ルーホール１３及びドレイン電極配線１１ｃに導通する
キャパシタスルーホール１３のそれぞれに上層配線１５
が形成されている。

【００２３】さらに、前記ＧａＡｓ基板１０の裏面から
ソース電極配線１１ａとゲート電極配線１１ｂとドレイ
ン電極配線１１ｃのそれぞれに貫通する態様でバイアホ
ール１６が設けられ、係るそれぞれのバイアホール１６
の表面にＡｕメッキ３２が施され、前記ソース電極配線
１１ａに形成され、Ａｕメッキされたバイアホール１６
がグランド電極１７を、前記ゲート電極配線１１ｂに形
成され、Ａｕメッキされたバイアホール１６がゲートバ
イアス電極１８ａを、前記ドレイン電極配線１１ｃに形
成され、Ａｕメッキされたバイアホール１６がドレイン
バイアス電極１８ｂを形成している。

【００２４】次に、本発明に係る半導体集積回路装置の
一実施の形態における製造工程について図面を参照して
以下に説明する。図２は、本発明に係る半導体集積回路
装置の一実施の形態における製造工程を示す断面図であ
る。図２（ａ）に示すように、ＧａＡｓ基板１０上には
ＦＥＴのソース電極配線１１ａ、ゲート電極配線１１ｂ
及びドレイン電極配線１１ｃが形成されている。これら
のＦＥＴの電極群上にＣＶＤ技術によって層間絶縁膜１
２を５０００の厚さで成膜した後、ドライエッチング技
術によって平坦化を行う。

【００２５】また、図２（ｂ）に示すように、前記ゲー
ト電極１１ｂ及びドレイン電極配線１１ｃ上の所望の場
所にドライエッチング技術によってキャパシタスルーホ
ール１３を形成し、容量膜となる窒化膜１４を成膜し
て、この上にＲＦ信号を伝播させる上層ＲＦ信号配線１
５をＡｕメッキにて２μｍの厚さで形成する。

【００２６】また、図２（ｃ）に示すように、ＧａＡｓ
基板１０の裏面を研磨して、前記ＧａＡｓ基板１０の厚
さを８０μｍにし、ソース電極配線１１ａとゲート電極
配線１１ｂとドレイン電極配線１１ｃのそれぞれの裏面
側からバイアホール１６をドライエッチング技術によっ
て形成する。

【００２７】最後に、図２（ｄ）に示すように、前記Ｇ
ａＡｓ基板１０の裏面にリソグラフィ技術及びＡｕメッ
キ技術を用いて前記ソース電極配線１１ａに形成された
バイアホール１６にグランド電極１７を、前記ゲート電
極配線１１ｂに形成されたバイアホール１６にゲートバ
イアス電極１８ａを、前記ドレイン電極配線１１ｃに形
成されたバイアホール１６にドレインバイアス電極１８
ｂを形成する。

【００２８】次に、本発明に係る半導体集積回路装置の
他の実施の形態における構造及びその製造工程について
図面を用いて説明する。図３は、本発明に係る半導体集
積回路装置の他の実施の形態における構造を示す断面図
である。図３に示すように、本発明に係る半導体集積回
路装置は、ＧａＡｓ基板１０上に形成されたＦＥＴのソ
ース電極配線１１ａ、ゲート電極配線１１ｂ及びドレイ
ン電極配線１１ｃ上に層間絶縁膜１２が成膜されてい
る。

【００２９】また、前記層間絶縁膜１２の表面から前記
ゲート電極１１ｂ及びドレイン電極配線１１ｃに対して
コンタクトスルーホール２１が形成されている。また、
前記ゲート電極配線１１ｂに導通するコンタクトスルー
ホール２１及びドレイン電極配線１１ｃに導通するコン
タクトスルーホール２１のそれぞれに上層ゲートバイア
ス配線２２ａ及び上層ドレインバイアス配線２２ｂが形
成されている。

【００３０】さらに、前記ＧａＡｓ基板１０の裏面から
ソース電極配線１１ａとゲート電極配線１１ｂとドレイ
ン電極配線１１ｃのそれぞれに貫通する態様でバイアホ
ール１６が設けられ、ゲート電極配線１１ｂ及びドレイ
ン電極配線１１ｃに設けられたバイアホール１６のそれ
ぞれの表面には窒化膜１４が成膜されている。また、そ
れぞれのバイアホール１６の表面にＡｕメッキ３２が施
されている。詳しくは、前記ソース電極配線１１ａに形
成され、Ａｕメッキされたバイアホール１６がグランド
電極１７を、前記ゲート電極配線１１ｂに形成され、Ａ
ｕメッキされたバイアホール１６が入力ＲＦ信号配線２
３ａを、前記ドレイン電極配線１１ｃに形成され、Ａｕ
メッキされたバイアホール１６が出力ＲＦ信号配線２３
ｂを形成している。

【００３１】次に、本発明に係る半導体集積回路装置の
他の実施の形態における製造工程について図面を参照し
て以下に説明する。図４は、本発明に係る半導体集積回
路装置の他の実施の形態における製造工程を示す断面図
である。図４（ａ）に示すように、ＧａＡｓ基板１０上
にはＦＥＴのソース電極配線１１ａ、ゲート電極配線１
１ｂ及びドレイン電極配線１１ｃが形成されている。こ
れらのＦＥＴの電極群上にＣＶＤ技術によって層間絶縁
膜１２を成膜した後、ドライエッチング技術によって平
坦化を行う。

【００３２】また、図４（ｂ）に示すように、前記ゲー
ト電極１１ｂ及びドレイン電極配線１１ｃ上の所望の場
所にドライエッチング技術によってコンタクトスルーホ
ール２１を形成し、この上に上層ゲートバイアス配線２
２ａ及び上層ドレインバイアス配線２２ｂをＡｕメッキ
にて２μｍの厚さで形成する。

【００３３】また、図４（ｃ）に示すように、ＧａＡｓ
基板１０の裏面を研磨して、前記ＧａＡｓ基板１０の厚
さを８０μｍにし、ソース電極配線１１ａとゲート電極
配線１１ｂとドレイン電極配線１１ｃのそれぞれの裏面
側からバイアホール１６をドライエッチング技術によっ
て形成する。

【００３４】さらに、図４（ｄ）に示すように、前記Ｇ
ａＡｓ基板１０の裏面全体に窒化膜１４を成膜し、ソー
ス電極配線１１ａのバイアホール１６部分の窒化膜１４
のみエッチングする。その後、リソグラフィ技術及びＡ
ｕメッキ技術を用いて前記ソース電極配線１１ａに形成
されたバイアホール１６にグランド電極１７を、前記ゲ
ート電極配線１１ｂに形成されたバイアホール１６に入
力ＲＦ信号配線２３ａを、前記ドレイン電極配線１１ｃ
に形成されたバイアホール１６に出力ＲＦ信号配線２３
ｂを形成する。

【００３５】以上のように形成された半導体集積回路装
置によって、ＭＭＩＣの様な半導体集積回路において
は、フリップチップ実装などの面実装が容易になるた
め、入出力部分の寄生インダクタンスやキャパシタンス
を低減することが可能となる。

【００３６】

【発明の効果】以上に記載した本発明に係る半導体集積
回路装置によって、ＲＦ信号の伝播するＲＦ信号配線と
ゲート電極配線及びドレイン電極配線のそれぞれにバイ
アスを印加するための各バイアス配線がＧａＡｓ基板の
表面と裏面に分かれて形成されていることにより、各配
線間の干渉によるＲＦ信号への影響が低減され、また、
各配線が分散するために半導体チップのさらなる縮小化
が可能となる。

【００３７】

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の一実施の形
態における構成を示す断面図である。

【図２】本発明に係る半導体集積回路装置の一実施の形
態における製造工程を示す断面図である。

【図３】本発明に係る半導体集積回路装置の他の実施の
形態における構成を示す断面図である。

【図４】本発明に係る半導体集積回路装置の他の実施の
形態における製造工程を示す断面図である。

【図５】従来における半導体集積回路装置の構成を示す
断面図である。

【図６】従来の半導体集積回路装置のチップ表面におけ
るＦＥＴとＲＦ信号配線及びバイアス配線との構成を示
す平面図である。

【符号の説明】

１．半導体集積回路装置 １０．ＧａＡｓ基板 １１ａ．ソース電極配線 １１ｂ．ゲート電極配線 １１ｃ．ドレイン電極配線 １２．層間絶縁膜 １３．キャパシタスルーホール １４．窒化膜 １５．上層ＲＦ信号配線 １６．バイアホール １７．グランド電極 １８ａ．ゲートバイアス配線 １８ｂ．ドレインバイアス配線 ２１．コンタクトスルーホール ２２ａ．上層ゲートバイアス配線 ２２ｂ．上層ドレインバイアス配線 ２３ａ．入力ＲＦ信号配線 ２３ｂ．出力ＲＦ信号配線 ５０．ＦＥＴ ７０．ＲＦ信号入力パッド ７１．ゲートバイアスパッド ７２．ドレインバイアスパッド

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 21/3205 H01L 21/822 H01L 27/04 H01L 29/812

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板に信号配線およびゲート電極配
   線およびドレイン電極配線およびソース電極配線が形成
   され、前記ゲート電極配線および前記ドレイン電極配線
   にそれぞれゲートバイアス配線およびドレインバイアス
   配線が設けられた半導体集積回路において、 前記ゲート電極配線上および前記ドレイン電極配線上に
   窒化膜を介して前記信号配線が設けられ、 前記信号配線が前記半導体基板の裏面に形成され、前記
   ゲートバイアス配線および前記ドレインバイアス配線の
   少なくとも一つが前記半導体基板の表面に形成されてい
   ることを特徴とする半導体集積回路。
2. 【請求項２】半導体基板に信号配線およびゲート電極配
   線およびドレイン電極配線およびソース電極配線が形成
   され、前記ゲート電極配線および前記ドレイン電極配線
   にそれぞれゲートバイアス配線およびドレインバイアス
   配線が設けられた半導体集積回路において、 前記ゲート電極配線上および前記ドレイン電極配線上に
   窒化膜を介して前記信号配線が設けられ、 前記信号配線が前記半導体基板の裏面に形成され、前記
   ゲートバイアス配線および前記ドレインバイアス配線が
   前記半導体基板の表面に形成されていることを特徴とす
   る半導体集積回路。
3. 【請求項３】前記ゲートバイアス配線および／または前
   記ドレインバイアス配線は、コンタクトスルーホールを
   介して前記ゲート電極配線および／またはドレイン電極
   配線に形成されていることを特徴とする請求項１または
   請求項２に記載された半導体集積回路。
4. 【請求項４】前記ゲート電極配線および前記ドレイン電
   極配線に設けられたバイアホールに、前記窒化膜を介し
   て前記信号配線が形成されていることを特徴とする請求
   項１ 乃至請求項３の何れか一に記載された半導体集積回
   路。
5. 【請求項５】半導体基板の表面からゲート電極配線及び
   ドレイン電極配線にキャパシタスルーホールを設け、係
   るキャパシタスルーホール表面に窒化膜を介してＲＦ信
   号配線を形成するとともに、半導体基板裏面からソース
   電極配線にバイアホールを設け、係るバイアホールにグ
   ランド電極が形成される半導体集積回路装置の製造方法
   において、前記半導体基板裏面からゲート電極配線及び
   ドレイン電極配線にバイアホールを設け、係るバイアホ
   ールにゲートバイアス配線及びドレインバイアス配線が
   形成されることを特徴とする半導体集積回路装置の製造
   方法。
6. 【請求項６】半導体基板の表面からゲート電極配線及び
   ドレイン電極配線にコンタクトスルーホールを設け、係
   るコンタクトスルーホール表面にゲートバイアス配線及
   びドレインバイアス配線を形成した後、半導体基板裏面
   からソース電極配線とゲート電極配線とドレイン電極配
   線とにバイアホールを設け、前記ソース電極配線にバイ
   アホールにグランド電極を設けた後、前記ゲート電極配
   線及びドレイン電極配線にバイアホールの表面に窒化膜
   を介して入力ＲＦ信号配線及び出力ＲＦ信号配線を形成
   することを特徴とする半導体集積回路装置の製造方法。