WO2006072984A1

WO2006072984A1 - 半導体増幅器

Info

Publication number: WO2006072984A1
Application number: PCT/JP2005/000075
Authority: WO
Inventors: Kazuhiro Iyomasa; Koji Yamanaka; Masatoshi Nakayama; Tadashi Takagi; Hiroshi Ohtsuka; Tetsuo Kunii; Makoto Matsunaga; Yukinobu Tarui
Original assignee: Mitsubishi Denki Kabushiki Kaisha
Priority date: 2005-01-06
Filing date: 2005-01-06
Publication date: 2006-07-13

Abstract

　入力整合回路基板１７あるいは出力整合回路基板１８の少なくともいずれか一方の、トランジスタチップ１０との接続端部の近傍に、一端が接地されたヴィアホール２１を設ける。また、ヴィアホール２１の他端側に、トランジスタチップ１０のソースパッド４からワイヤボンディングをすることで電気的に接続し、トランジスタチップ１０のソース接地構造を実現する。

Description

半導体増幅器

技術分野

[0001] この発明は、例えば、地上マイクロ波、ミリ波通信装置、移動体通信装置、衛星通信装置、レーダ装置等の増幅器として用いる半導体増幅器に関するものであり、特に利得特性を改善するようにした半導体増幅器に関するものである。

背景技術

[0002] 高周波増幅器の高周波増幅部には、一般的にソース接地したトランジスタが用いられる。従来の高周波用途のトランジスタは、製造工程の制約等から、ソース電極に接続されるソースパッドから接地面に対して、ヴィァホールを設けることができな、場合、ソースパッド力接地面へボンディングワイヤを配線してソース電極を接地して、た

[0003] ところで、高周波増幅器ではソース電極と接地間のインダクタンス成分が大きくなると利得が低下することが知られている (例えば、非特許文献 1参照)。

そこで、ソース電極と接地間のインダクタンス成分を低減し、利得特性を改善する方法の一つとして、ゲートパッド、ドレインパッドの面積を小さくして、ソースパッドとの物理的な干渉をなくし、ソース電極力ソースパッドへの引き出し線を短ぐかつ、ソースノッドを小さくすることで、ソース電極力もの引き出し線、パッド自身の有するインダクタンス成分を減らす半導体装置があった (例えば、特許文献 1参照)。

[0004] 特許文献 1 :特開平 8 - 125198号公報

非特許文献 1 :福田，平地， "GaAs電界効果トランジスタの基礎"，電子情報通信学会， 1992, pp. 215-216

[0005] しかしながら、上記従来の半導体装置を用いた半導体増幅器では、ソースパッドと接地間のボンディングワイヤ自身が有するインダクタンス成分を減らすことはできなヽ。また、実際にはソースパッドのインダクタンス成分よりも、むしろソースパッドと接地間に配線されるボンディングワイヤのインダクタンス成分のほうが支配的で、上記方法では利得特性の改善には限界があった。 [0006] また、ソースパッド力、半導体トランジスタの高さ分だけ高低差のある接地面に対してワイヤボンディングをするために、ボンディング装置の制約で、ボンディングワイヤにある程度の長さを必要とする。このため、ボンディングワイヤの長さが長くなり、ソースパッドと接地間のインダクタンス成分が大きくなるという問題があった。更に、整合回路基板とトランジスタチップ間の距離が長くなり、半導体増幅器が大きくなつてしまうという問題があった。

[0007] この発明は、上記のような課題を解決するためになされたもので、ヴィァホールプロセスを用いることなく製造された半導体トランジスタを用いて半導体増幅器を構成する際に問題となる、ソースパッドと接地間のインダクタンス成分を低減し、利得の低下を抑圧して、利得特性を改善することのできる半導体増幅器を得ることを目的とする。発明の開示

[0008] この発明に係る半導体増幅器は、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方の、半導体トランジスタとの接続端部の近傍に、一端が接地されたヴィァホールを設け、このヴィァホールの他端側に、半導体トランジスタのソースパッドからワイヤボンディングをすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたものである。

[0009] このことによって、ソースパッドと接地間のインダクタンス成分を低減し、利得の低下を抑圧して、利得特性を改善することができる効果がある。

図面の簡単な説明

[0010] [図 1]この発明の実施の形態 1による半導体増幅器を示す構成図である。

[図 2]この発明の実施の形態 1による半導体増幅器を横力見た状態を示す説明図である。

[図 3]この発明の実施の形態 1による半導体増幅器の入力整合回路部分の斜視図である。

[図 4]この発明の実施の形態 2による半導体増幅器の説明図である。

[図 5]この発明の実施の形態 3による半導体増幅器の要部を示す構成図である。

[図 6]この発明の実施の形態 4による半導体増幅器を示す構成図である。

[図 7]この発明の実施の形態 5による半導体増幅器を示す構成図である。 [図 8]図 7の A— A'線断面図である。

[図 9]この発明の実施の形態 6による半導体増幅器を示す構成図である。

[図 10]この発明の実施の形態 6による半導体増幅器の入力整合回路基板におけるトランジスタチップとの接続部位を示す斜視図である。

[図 11]この発明の実施の形態 7による半導体増幅器を示す構成図である。

[図 12]この発明の実施の形態 7による半導体増幅器の入力整合回路基板におけるトランジスタチップとの接続部位を示す斜視図である。

[図 13]この発明の実施の形態 8による半導体増幅器を示す構成図である。

[図 14]この発明の実施の形態 8による半導体増幅器のシート抵抗設置部分の拡大図である。

[図 15]この発明の実施の形態 8による半導体増幅器の電気的な等価回路を示す回路図である。

[図 16]この発明の実施の形態 9による半導体増幅器を示す構成図である。

[図 17]この発明の実施の形態 9による半導体増幅器のシート抵抗設置部分を示す拡大図である。

[図 18]この発明の実施の形態 9による半導体増幅器の電気的な等価回路を示す回路図である。

[図 19]この発明の実施の形態 10による半導体増幅器を示す構成図である。

[図 20]この発明の実施の形態 10による半導体増幅器の入力整合回路基板におけるトランジスタチップとの接続部位を示す斜視図である。

[図 21]この発明の実施の形態 10による半導体増幅器の図 20の矢印方向から見た各層を示す構成図である。

[図 22]この発明の実施の形態 11による半導体増幅器を示す構成図である。

[図 23]図 22における A— A，線断面図である。

発明を実施するための最良の形態

以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。

実施の形態 1. 図 1は、この発明の実施の形態 1による半導体増幅器の構成図である。図 2は、この発明の実施の形態 1による半導体増幅器を横カゝら見た状態を示す説明図である。

図 3は、この発明の実施の形態 1による半導体増幅器の入力整合回路部分の斜視図である。

[0012] 本実施の形態 1における半導体増幅器は、その一例として、図 1に示すように、 4個のトランジスタセルが一つのトランジスタチップを構成し、このトランジスタセルを並列接続して高出力を得るようにしたものを示して、る。

[0013] 本実施の形態 1の半導体増幅器における半導体トランジスタは、ドレイン電極 1とソース電極 2を櫛状に交互に対向配置させた櫛形トランジスタである。また、ソース電極 2は、エアブリッジ 3と呼ばれる空中配線を介してソースパッド 4に接続されている。

[0014] また、ゲートフィンガ（ゲート電極） 5が 12本で一つのトランジスタセルを構成しており、この 12本のゲートフィンガ 5に対して一つのゲートパッド 6が設けられている。

[0015] ドレイン電極 1は、ドレインパッド 8からそれぞれ引き出され、ソース電極 2は、ソースパッド 4から引き出されている。そしてこれらドレイン電極 1およびソース電極 2は、ゲ一トフインガ 5を跨いで交互に対向配置されている。また、ゲートフィンガ 5は、ゲートバス 7を介して給電されるよう構成されている。更に、ソース電極 2はゲートバス 7に接触させないようにするため、上述したように、エアブリッジ 3と呼ばれる空中配線を介してソースパッド 4に接続されて、る。

また、これらドレイン電極 1一ドレインパッド 8は、 GaAs等力なる半絶縁性基板（半導体基板) 9上に形成され、トランジスタチップ（半導体トランジスタ） 10を構成してヽる。

[0016] 半導体増幅器は、トランジスタチップ 10、入力整合回路 11、出力整合回路 12、それらを実装する金属キャリア 13、更に、トランジスタチップ 10と入出力整合回路 11, 1 2および金属キャリア 13とを接続するためのボンディングワイヤとなるワイヤ 14、ワイャ 15、ワイヤ 16から構成される。また、金属キャリア 13は接地面を構成する。

[0017] 入力整合回路 11および出力整合回路 12の入力整合回路基板 17および出力整合回路基板 18上には、それぞれ入力整合回路電極パターン 19および出力整合回路電極パターン 20が形成されている。入力整合回路電極パターン 19とゲートパッド 6は、ゲートパッド 6と入力整合回路基板 17間を接続するワイヤ 15によって電気的に接続され、出力整合回路電極パターン 20とドレインパッド 8は、ドレインパッド 8と出力整合回路基板 18間を接続するワイヤ 16によって電気的に接続されている。

[0018] また、入力整合回路基板 17には、トランジスタチップ 10と電気的接続をする基板端部近傍に、一端が金属キャリア 13に接地されたヴィァホール 21が設けられている。そして、トランジスタチップ 10のソースパッド 4からヴィァホール 21の他端（図面における基板の上面側）にワイヤ 14によってワイヤボンディングを行うことで電気的に接続し、トランジスタチップ 10をソース接地としている。このような構成により、ソース接地のためにワイヤを接地面と接続して、た従来と比べて、ワイヤの長さを短くすることができる。

[0019] 以上のように、実施の形態 1の半導体増幅器によれば、 1個以上のトランジスタセルを有する半導体トランジスタを用いた半導体増幅器において、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方の、半導体トランジスタとの接続端部の近傍に、一端が接地されたヴィァホールを設け、半導体トランジスタのソースノッドからヴィァホールの他端にワイヤボンディングをすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたので、ソースと接地間のワイヤの長さを短くすることができるため、ワイヤのインダクタンス成分が少なくなり、利得特性を改善することができる効果がある。

[0020] また、入力整合回路 11とトランジスタチップ 10の距離が短くなるため、半導体増幅器の大きさが小さくなる効果がある。

[0021] 尚、この実施の形態では、入力整合回路 11に接地する例を説明したが、出力整合回路 12の場合でも同様に適用することができる。即ち、このような場合は、ソース電極 (ソースパッド 4)をドレインパッド 8側にエアブリッジで引き出し、そこから出力整合回路基板 18上に形成したヴィァホールに電気的接続をとることで同様の効果を得ることができる。

[0022] 実施の形態 2.

実施の形態 2の半導体増幅器は、基本的な構成は実施の形態 1と同様であるが、信号線路とヴィァホール 21および地導体で構成される Grounded Coplanar (ダランデッドコプレーナ)構造部の特性インピーダンスを、以後に接続されるマイクロストリップ線路の特性インピーダンス Zcの 4倍にしたことを特徴としている。

[0023] 図 4は、この発明の実施の形態 2による半導体増幅器の説明図である。

図示例は、トランジスタチップ 10として 4個のトランジスタセルを用いた場合であり、入力整合回路基板 17とトランジスタチップ 10との接続部位を拡大したものを示している。

図面右側の点線で囲まれた部分はグランデッドコプレーナ構造部の拡大部分を示しており、この拡大部分に示すように、信号線路とヴィァホール 21、地導体 (金属キヤリア 13)で構成されるグランデッドコプレーナ構造部の特性インピーダンスを、以後に接続されるマイクロストリップ線路の特性インピーダンス Zcの 4倍としている。尚、拡大部分は断面図であり、 Gはグランド、 Sは信号線路を示している。

[0024] また、上記の例は、トランジスタセル力個の場合である力これ以外の個数であつても同様に適用可能である。例えば、 M個のトランジスタセルの場合は、グランデッドコプレーナ構造部の特性インピーダンスは M'Zcとすることで、同様の効果が得られる。即ち、特性インピーダンスが M'Zcのグランデッドコプレーナ構造部を M個並列接続した場合、全体での特性インピーダンスは M'Zc/M = Zcとなり、整合基板上のマイクロストリップ線路の特性インピーダンスとインピーダンス整合がとれることになる。

[0025] 以上のように、実施の形態 2の半導体増幅器によれば、実施の形態 1の構成に加えて、信号線路とヴィァホール 21および地導体で構成される M個のグランデッドコプレーナ構造部の特性インピーダンスを、以後に接続されるマイクロストリップ線路の特性インピーダンス Zcの M倍にしたので、以後に接続されるマイクロストリップ線路の特性インピーダンスとインピーダンス整合をとることができることから、マイクロストリップ線路との変換の反射を低減することができ、更に、半導体増幅器としての利得特性を改善することができる効果がある。

[0026] 実施の形態 3.

実施の形態 3は、トランジスタチップ 10から入力整合回路基板 17または出力整合回路基板 18ヘボンデイングされるワイヤについて、信号線と GND線を近接させて打つことを特徴とする半導体増幅器である。

[0027] 図 5は、実施の形態 3の要部を示す構成図である。

この図 5は、入力整合回路基板 17とトランジスタチップ 10の接続部位を拡大したものを示している。

図示のように、実施の形態 3の半導体増幅器は、ゲートパッド 6と入力整合回路電極パターン 19とを接続するワイヤ 15 (信号線）と、ソースパッド 4とヴィァホール 21とを接続するためのワイヤ 14 (GND線）とが近接するよう配置している。これ以外の構成は、実施の形態 1と同様である。

[0028] 以上のように、実施の形態 3の半導体増幅器によれば、実施の形態 1の構成に加えて、トランジスタチップ 10から入力整合回路基板 17または出力整合回路基板 18へボンディングされるワイヤにっ、て、信号線と GND線を近接させて打つようにしたので、実施の形態 1の効果に加えて、信号線からの不要放射を抑えて、発振を抑える効果がある。

[0029] 実施の形態 4.

実施の形態 4は、 4個のトランジスタセルを有する半導体トランジスタにおける各セルを電気的に分離するようにしたものである。

図 6は、実施の形態 4による半導体増幅器を示す構成図である。

本実施の形態 1のトランジスタチップ（半導体トランジスタ） 10は、ドレイン電極 1とソース電極 2を櫛状に交互に対向配置させた櫛形トランジスタである。また、ソース電極 2は、エアブリッジ 3と呼ばれる空中配線を介してソースパッド 4に接続されている。

[0030] また、ゲートフィンガ（ゲート電極） 5が 12本で一つのトランジスタセルを構成しており、この 12本のゲートフィンガ 5に対して一つのゲートパッド 6が設けられている。

[0031] ドレイン電極 1は、一つのドレインパッド 8から 1セルあたり 7本引き出されており、ソース電極 2は、一つのソースパッド 4から 1セルあたりで 3本引き出されている。そしてこれらドレイン電極 1およびソース電極 2は、ゲートフィンガ 5を跨いで交互に対向配置されている。また、ゲートフィンガ 5は、ゲートバス 7を介して給電されるよう構成されている。更に、ソース電極 2はゲートバス 7に接触させないようにするため、上述したように、エアブリッジ 3と呼ばれる空中配線を介してソースパッド 4に接続されている。

[0032] また、 1個のセルを単位として、セルに設けられるドレインパッド 8と、隣接するセルのドレインパッド 8との間にソースパッド 4が設けられると共に、ゲートパッド 6はドレインノッド 8とは対向する位置に配置され、かつ、ゲートパッド 6側に配されたソースパッド 4からの配線は、上述したドレインパッド 8間に設けたソースパッド 4と接続されるよう構成されている。また、これらドレイン電極 1一ドレインパッド 8は、 GaAs等力なる半絶縁性基板 (半導体基板) 9上に形成されてヽる。

[0033] 本実施の形態 4における半導体トランジスタでは、 1個のセルを単位として（以下、 1 ブロックと称す）、ゲート側、ドレイン側のソースパッド間の配線によって各セル同士を分離することにより、トランジスタチップを構成することを特徴とするものである。即ち、このような構成により、セル同士を電気的に分離するようにしている。

[0034] また、入力整合回路基板 17側の構成と同様に、出力整合回路基板 18側にも、トランジスタチップ 10と電気的接続をする基板端部近傍に、一端が金属キャリア 13 (図示省略している）に接地されたヴィァホール 21が設けられている。そして、トランジスタチップ 10におけるドレインパッド 8側のソースパッド 4からヴィァホール 21の他端（図面における上面側）にワイヤ 14によってワイヤボンディングを行うことで電気的に接続している。尚、入力整合回路基板 17の構成およびトランジスタチップ 10と入力整合回路基板 17を接続するワイヤ 14, 15の構成は、実施の形態 1と同様である。

[0035] 以上のように、実施の形態 4の半導体増幅器によれば、複数のトランジスタセルを有する半導体トランジスタと、入力整合回路基板と、出力整合回路基板を備えた半導体増幅器において、半導体トランジスタを、 1個以上のトランジスタセルを単位として、 1単位のトランジスタセルに設けられるドレインパッドと、隣接する単位のトランジスタセルのドレインパッドとの間にソースパッドを設けると共に、ドレインパッドにゲートパッドを対向配置し、かつ、ゲートパッド側に配されたソースパッドからの配線を、ドレインノッド間に設けたソースパッドと接続してトランジスタセル同士を電気的に分離し、かつ、入力整合回路基板と出力整合回路基板の両方に、半導体トランジスタとの接続端部の近傍に、その一端が接地されたヴィァホールを設け、半導体トランジスタのゲートパッド側のソースパッドから入力整合回路基板に設けた前記ヴィァホールの他端にワイヤボンディングをして電気的に接続すると共に、ドレインパッド側のソースパッド力出力整合回路基板に設けたヴィァホールの他端にワイヤボンディングすることで電気的に接続し、半導体トランジスタのソース接地をとるようにしたので、実施の形態

1の効果に加えて、実施の形態 1の半導体増幅器に比べて、接地をとる端子が 2倍となるので、実施の形態 1の半導体増幅器よりもソースと接地間のインダクタンス成分を少なくすることができ、従って、更に利得特性の改善の効果がある。

[0036] 実施の形態 5.

図 7は、この発明の実施の形態 5による半導体増幅器の構成図である。図 8は、図 7の A— A'線断面図である。

実施の形態 5では、入力整合回路基板 17は 2層の多層基板となっており、基板上面から基板下面へ第 2層、第 1層、第 0層としている。第 1層と第 0層はヴィァホール 2 laで接続され、第 1層は接地面である第 0層と電気的に接続されることで接地面を形成している。その他のトランジスタチップ 10の構成およびトランジスタチップ 10と入力整合回路基板 17および出力整合回路基板 18とを接続する構成は、実施の形態 1と同様であるため、対応する部分に同一符号を付してその説明を省略する。

[0037] 以上のように、実施の形態 5の半導体増幅器によれば、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方に多層基板を用い、入力整合回路の多層基板または出力整合回路の多層基板の少なくともいずれか一方の、半導体トランジスタとの接続端部の近傍にヴィァホールを設け、多層基板の中間層を接地面として形成し、接地面とヴィァホールとを電気的に接続することでヴィァホールの一端を接地し、他端をソースパッドとワイヤボンディングによって接続することでソース接地をとるようにしたので、実施の形態 1の効果にカ卩えて、回路基板としての基板厚をある程度確保した上で、ソースパッドからワイヤボンディングされる基板表面層と、接地層となる中間層との間隔を狭くすることができ、その結果、接地面までのヴィァホールの長さが短くなることで、ヴィァホール自身の有するインダクタンス成分を少なくすることができる。そのため、実施の形態 1の半導体増幅器よりも、ソースと接地間のインダクタンス成分を少なくすることができ、従って、更に、利得特性の改善の効果がある。

[0038] 実施の形態 6. 図 9は、この発明の実施の形態 6による半導体増幅器の構成図である。実施の形態 6の半導体増幅器は、入力整合回路基板 17に多層基板を用い、この多層基板の最上位層（ワイヤボンディングされる基板表面層）の下層に接地面 22を形成する。そして、トランジスタチップ 10を接続する側の基板端部において、最上位層と接地面 22を形成する層にオフセットを設ける。即ち、基板端部の接地面 22を露出させる。更に、この接地面 22に電極部を形成し、この電極部とソースパッド 4とをヮィャボンディングで接続してトランジスタのソース接地をとることを特徴とするものである。

[0039] 図 10は、入力整合回路基板 17におけるトランジスタチップとの接続部位を示す斜視図である。

図示例では、 2層の整合回路基板であり、最上位層の下層に接地面 22を形成して V、るものである。トランジスタチップ 10 (図示省略)を接続する側の基板端部にオフセットを設け、接地面 22を形成する電極部を形成し、この電極部力もソースパッド 4へヮィャボンディングされる。また、最上位層に形成される信号線は、シグナル電極と接続される。尚、この場合、シグナル電極としては、入力整合回路 11に多層基板を用いた場合はゲート電極が該当する。また、出力整合回路 12に多層基板を用いた場合は、シグナル電極はドレイン電極が該当する。

それ以外の図中にある記号の定義は実施の形態 1と同様である。

[0040] 以上のように、実施の形態 6の半導体増幅器によれば、多層基板内の接地面に対して、ソースパッドから直接ワイヤボンディングされるので、インダクタンス成分が小さくなる。これにより、実施の形態 1の半導体増幅器よりも、ソースパッドと接地間のインダクタンス成分を少なくすることができることから、更に、利得特性の改善を図ることができる効果がある。

[0041] 実施の形態 7.

図 11は、この発明の実施の形態 7による半導体増幅器の構成図である。実施の形態 7の半導体増幅器は、入力整合回路基板 17に多層基板を用い、この多層基板の最上位層（ワイヤボンディングされる基板表面層）の下層に接地面を形成し、トランジスタを接続する側の基板端部にお、て最上位層と上記の接地面を形成する層に、ワイヤボンディングする箇所だけオフセットを設けて接地面 22となる電極部を形成し、この電極部とソースパッド 4とをワイヤボンディングで接続してトランジスタのソース接地をとることを特徴とするものである。

[0042] 図 12は、入力整合回路基板 17におけるトランジスタチップとの接続部位を示す斜視図である。

図示のように、ワイヤ 14が接続される電極部分のみ、接地面 22を形成している。これ以外の構成は実施の形態 6の図 10で示す構成と同様である。

[0043] 以上のように、実施の形態 7の半導体増幅器によれば、実施の形態 1の効果に加えて、ソースパッドにワイヤボンディングされる層と、接地面との間隔を狭くすることが可能で、接地面力ワイヤボンディングされる層までのヴィァホールの長さが短くなることで、ヴィァホール自身の有するインダクタンス成分を少なくすることができる。これにより、実施の形態 1の半導体増幅器よりも、ソースパッドと接地間のインダクタンス成分を少なくすることができることから、更に、利得特性の改善の効果がある。

[0044] また、実施の形態 6に比べて、多層基板の整合回路とシグナル電極とを接続するヮィャ（ワイヤ 15)の長さを短くできるため、ワイヤのインダクタンス成分が小さくなり、設計の自由度が向上する効果がある。

[0045] 尚、上記実施の形態 5— 7においては、入力整合回路 11の場合を例として挙げた力このような中間層を接地面とする構成を出力整合回路 12側に適用することも可能で、この場合でも同様の効果を得ることができる。

また、実施の形態 4で示したトランジスタチップ 10を用いて、入力整合回路 11および出力整合回路 12の両方に多層基板を用いた上記実施の形態 5— 7で示したインダクタンス成分の低減手法を適用してもよい。この場合、接地を確保する端子が 2倍になるため、更にインダクタンス成分を小さくでき、更なる利得特性の改善の効果がある。

[0046] 実施の形態 8.

図 13は、この発明の実施の形態 8による半導体増幅器の構成図である。実施の形態 8の半導体増幅器は、入力整合回路基板 17において、接地を確保するヴィァホールパターン近傍のトランジスタチップ 10側に、各トランジスタセルのゲートパッド 6同士を並列に接続する抵抗回路を設けたものである。本実施の形態ではシート抵抗 23を設けている。

図 14は、シート抵抗 23設置部分の拡大図である。

図 14に示すように、シート抵抗 23と入力整合回路電極パターン 19とが電気的に接続される（矢印 Aで示す)ことにより、各トランジスタセルのゲートが並列に接続されることになる。これ以外の構成は、実施の形態 1と同様であるため、対応する部分に同一符号を付してその説明を省略する。

[0047] 図 15は、実施の形態 8の半導体増幅器の電気的な等価回路を示している。

図示のように、トランジスタチップ 10のゲートはワイヤ 15を介してシート抵抗 23からなる抵抗回路に接続され、各トランジスタセルのゲートが並列に接続されている。尚、図中の伝送線路 24は、図 13における入力整合回路電極パターン 19のヴィァホールパターンが位置するトランジスタチップ 10側の部分、伝送線路 25は、それより外側の図面横方向に連続している部分、伝送線路 26は、出力整合回路電極パターン 20におけるワイヤ 16の接続部分に対応している。

尚、上記のシート抵抗 23と同様の構成を出力整合回路基板 18側に設け、ドレインノッド 8同士を並列に接続するようにしてもよい。

[0048] 以上のように、実施の形態 8の半導体増幅器によれば、半導体トランジスタは、複数のトランジスタセルを有し、入力整合回路基板または出力整合回路基板に設けるソース接地を確保するヴィァホールパターンの半導体トランジスタ側に抵抗回路を設け、抵抗回路を介してトランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続するようにしたので、実施の形態 1の効果に加えて、各トランジスタセルの電気的特性の不揃いに起因してトランジスタチップ内で生じる不平衡モード発振を抵抗回路で吸収し、この発振を抑圧できる効果がある。

[0049] 実施の形態 9.

図 16は、この発明の実施の形態 9による半導体増幅器の構成図である。実施の形態 9の半導体増幅器は、入力整合回路基板 17に設けるソース接地を確保するヴィァホールパターン近傍の信号線路内に、トランジスタセルのゲート端子同士を並列に接続するための抵抗回路を設けたものである。本実施の形態では、抵抗回路としてシート抵抗 27を設けて、る。

図 17は、シート抵抗 27設置部分の拡大図である。

図 18は、実施の形態 9の半導体増幅器の電気的な等価回路である。

図 17に示すように、シート抵抗 27は、入力整合回路電極パターン 19におけるヴィァホールパターン 19aの外側に設けられ、それぞれの伝送線路 24 (図 16では、隣り合うヴィァホールパターン 19aとシート抵抗 27の間に位置するワイヤ 15が接続された入力整合回路電極パターン 19の部分に相当する）を接続し (矢印 Bで示す)、トランジスタチップ 10のゲートを並列接続している。それ以外の構成は実施の形態 1と同様であるため、対応する部分に同一符号を付してその説明を省略する。

尚、上記のシート抵抗 27と同様の構成を出力整合回路基板 18側に設け、ドレインノッド 8同士を並列に接続するようにしてもよい。

[0050] 以上のように、実施の形態 9の半導体増幅器によれば、半導体トランジスタは、複数のトランジスタセルを有し、入力整合回路基板または出力整合回路基板に設けるソース接地を確保する部位の近傍の信号線路内に、トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくとも一方を並列に接続する抵抗回路を設けるようにしたので、実施の形態 1の効果にカ卩えて、各トランジスタセルの電気的特性の不揃いによって生じるチップ内の不平衡モード発振を抵抗回路で吸収し、発振を抑圧できる効果がある。

[0051] また、実施の形態 8に比べて、ソースパッドと接地を確保するボンディングワイヤの長さを短くできるため、ソースと接地間のインダクタンス成分が少なくなり、利得特性の改善の効果がある。

[0052] 実施の形態 10.

図 19は、この発明の実施の形態 10による半導体増幅器の構成図である。実施の形態 10の半導体増幅器は、入力整合回路基板 17に多層基板を用い、トランジスタチップ 10のソースパッド 4からワイヤボンディングされるヴィァホール 21が形成される整合回路の最上位層（ワイヤボンディングされる基板表面層）の下層に抵抗回路をシート抵抗で実現し、この抵抗回路が、トランジスタチップ 10との接続端部近傍に設けられたヴィァホール 21bを介してトランジスタセルのゲートパッド 6同士を並列に接続することを特徴とする半導体増幅器である。

[0053] 図 20は、入力整合回路基板 17におけるトランジスタチップとの接続部位を示す斜視図である。

また、図 21は、図 20の矢印方向力も見た各層の構成図である。

図示例の整合回路は ₃層構成であり、最上位層を第 3層とし、基板底面の接地面を第 0層としている。ここで、図中の多層基板は、第 2層に接地面をヴィァホール 21によつて第 0層と接続することで構成し、第 1層にはシート抵抗で実装された抵抗体 28を設けている。また、第 1層は最上位層の第 3層のシグナル線 (ワイヤ 15)と、トランジスタチップ 10の接続端部近傍に設けられたヴィァホール 21bで接続され、このヴィァホール 21bを介して、ゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続する。

[0054] 尚、図 21中、 Signal (シグナル)電極とあるのは、入力整合回路 11に多層基板を用いた場合は、ゲート電極 (ゲートパッド 6)が該当する。また、出力整合回路 12に多層基板を用いた場合は、 Signal電極はドレインパッド 8が該当する。

これ以外の各構成は、実施の形態 1と同様であるため、対応する部分に同一符号を付してその説明を省略する。

[0055] 以上のように、実施の形態 10の半導体増幅器によれば、半導体トランジスタは、複数のトランジスタセルを有し、入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方に多層基板を用いて構成し、ソースパッドからワイヤボンディングされる多層基板の中間層において、半導体トランジスタとの接続端部の近傍に抵抗回路を設け、抵抗回路により、接続端部近傍に設けられたヴィァホールを介して、トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続するようにしたので、実施の形態 1の効果にカ卩えて、各トランジスタセルの電気的特性の不揃いによって生じるチップ内の不平衡モード発振を抵抗回路で吸収し、発振を抑圧できる効果がある。また、抵抗回路を別の層に設けるので、設計の自由度が向上する効果がある。

[0056] 尚、本実施の形態においては、多層基板に 3層のものを例として説明した力 3層に限定されるものではない。 [0057] 実施の形態 11.

図 22は、この発明の実施の形態 11による半導体増幅器の構成図である。図 23は、図 22における A— A，線断面図である。

尚、図 23中、 Gとあるのはゲートパッドとの接続部、 Sとあるのはソースパッドとの接続部を示している。

[0058] 実施の形態 11の半導体増幅器は、トランジスタチップ (半導体トランジスタ） 10と、入力整合回路 11、出力整合回路 12およびそれらを実装する金属キャリア 13を有する半導体増幅器である。トランジスタチップ 10は、電極パッドを上面とした場合の下面をはんだ等によって金属キャリア 13に固定されている。尚、この固定手段は、はんだ以外の手段を用いても良い。また、入力整合回路 11および出力整合回路 12における入力整合回路基板 17および出力整合回路基板 18の、信号線 (入力整合回路電極パターン 19および出力整合回路電極パターン 20)の裏面に構成される接地面 29 とトランジスタチップ 10のソースパッドがフリップチップ接続されることでソース接地がなされている。

[0059] 更に、これら整合回路基板 17, 18のトランジスタチップ 10との接続端部の近傍にヴィァホール 21cが設けられ、その一端を上記信号線（図 23では入力整合回路電極パターン 19)に接続し、もう一端を、入力整合回路 11と接続する場合はゲート端子、出力整合回路 12と接続する場合はドレイン端子と接続するようにしている。これ以外のトランジスタチップ 10の構成や入力整合回路 11、出力整合回路 12の構成は、上述した、ずれかの実施の形態と同様である。

[0060] 以上のように、実施の形態 11の半導体増幅器によれば、 1個以上のトランジスタセルを有する半導体トランジスタを用いた半導体増幅器にぉ、て、半導体トランジスタを、その電極パッドを一方の面とした場合の他方の面を金属キャリアに固定すると共に、入力整合回路基板および出力整合回路基板の少なくともいずれか一方の整合回路基板の、信号線の裏面に構成する接地面と半導体トランジスタのソースパッドの電極パッドをフリップチップ接続してソース接地とし、かつ、ソース接地を確保した整合回路基板の、半導体トランジスタとの接続端部の近傍にヴィァホールを設け、ヴィァホールの一端を信号線に接続し、他端を入力整合回路基板と接続する場合はゲート端子、出力整合回路基板と接続する場合はドレイン端子と接続するようにしたので、次のような効果がある。

[0061] 即ち、ソースパッドと接地間の接続にフリップチップ実装を用いることで、ボンディングワイヤを用いず、ワイヤの有するインダクタンス成分をなくすことができるため、利得特性の改善の効果がある。また、従来のフリップチップ実装とは異なり、半導体トランジスタは金属キャリアに実装されているため、熱は金属キャリアを介して排熱され、自己発熱による利得の低下を改善する効果がある。

[0062] また、入力整合回路と出力整合回路を分けずに、整合回路基板を一体に構成することで、整合回路基板によって半導体トランジスタを覆う蓋の機能を持たせることができる。このように構成すれば、半導体トランジスタを保護するシールのための部品を減らす効果がある。

産業上の利用可能性

[0063] 以上のように、この発明に係る半導体増幅器は、半導体基板上に複数個のトランジスタセルを並列配置した半導体トランジスタにおけるソースパッドと接地間のインダクタンス成分を低減するものであり、地上マイクロ波、ミリ波通信装置、移動体通信装置、衛星通信装置、レーダ装置等の増幅器として用いるのに適している。

Claims

請求の範囲

[1] 1個以上のトランジスタセルを有する半導体トランジスタを用いた半導体増幅器において、

入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方の、前記半導体トランジスタとの接続端部の近傍に、一端が接地されたヴィァホールを設け、前記半導体トランジスタのソースパッド力前記ヴィァホールの他端にワイヤボンデイングをすることで電気的に接続し、前記半導体トランジスタのソース接地をとることを特徴とする半導体増幅器。

[2] 複数のトランジスタセルを有する半導体トランジスタと、入力整合回路基板と、出力整合回路基板を備えた半導体増幅器にぉヽて、

前記半導体トランジスタを、 1個以上のトランジスタセルを単位として、当該 1単位のトランジスタセルに設けられるドレインパッドと、隣接する単位のトランジスタセルのドレインパッドとの間にソースパッドを設けると共に、前記ドレインパッドにゲートパッドを対向配置し、かつ、当該ゲートパッド側に配されたソースパッドからの配線を、前記ドレインパッド間に設けたソースパッドと接続してトランジスタセル同士を電気的に分離しかつ、

前記入力整合回路基板と前記出力整合回路基板の両方に、前記半導体トランジスタとの接続端部の近傍に、その一端が接地されたヴィァホールを設け、

前記半導体トランジスタのゲートパッド側のソースパッドから入力整合回路基板に設けた前記ヴィァホールの他端にワイヤボンディングをして電気的に接続すると共に、前記ドレインパッド側のソースパッドから前記出力整合回路基板に設けた前記ヴィァホールの他端にワイヤボンディングすることで電気的に接続し、前記半導体トランジスタのソース接地をとることを特徴とする半導体増幅器。

[3] 入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方に多層基板を用い、

前記入力整合回路の多層基板または前記出力整合回路の多層基板の少なくとも V、ずれか一方の、前記半導体トランジスタとの接続端部の近傍にヴィァホールを設け前記多層基板の中間層を接地面として形成し、当該接地面と前記ヴィァホールとを電気的に接続することで当該ヴィァホールの一端を接地し、他端をソースパッドとワイャボンディングによって接続することでソース接地をとることを特徴とする請求項 1記載の半導体増幅器。

[4] 半導体トランジスタは、複数のトランジスタセルを有し、

入力整合回路基板または出力整合回路基板に設けるソース接地を確保するヴィァホールパターンの前記半導体トランジスタ側に抵抗回路を設け、当該抵抗回路を介して前記トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続することを特徴とする請求項 1記載の半導体増幅器。

[5] 半導体トランジスタは、複数のトランジスタセルを有し、

入力整合回路基板または出力整合回路基板に設けるソース接地を確保する部位の近傍の信号線路内に、前記トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくとも一方を並列に接続する抵抗回路を設けることを特徴とする請求項 1記載の半導体増幅器。

[6] 半導体トランジスタは、複数のトランジスタセルを有し、

入力整合回路基板あるいは出力整合回路基板の少なくともいずれか一方に多層基板を用いて構成し、

ソースパッドからワイヤボンディングされる該多層基板の中間層にお、て、前記半導体トランジスタとの接続端部の近傍に抵抗回路を設け、

前記抵抗回路により、前記接続端部近傍に設けられたヴィァホールを介して、トランジスタセルのゲート端子同士あるいはドレイン端子同士の少なくともいずれか一方を並列に接続することを特徴とする請求項 1記載の半導体増幅器。

[7] 1個以上のトランジスタセルを有する半導体トランジスタを用いた半導体増幅器において、

前記半導体トランジスタを、その電極パッドを一方の面とした場合の他方の面を金属キャリアに固定すると共に、

入力整合回路基板および出力整合回路基板の少なくともいずれか一方の整合回路基板の、信号線の裏面に構成する接地面と前記半導体トランジスタのソースパッドの電極パッドをフリップチップ接続してソース接地とし、

かつ、

当該ソース接地を確保した前記整合回路基板の、前記半導体トランジスタとの接続端部の近傍にヴィァホールを設け、当該ヴィァホールの一端を前記信号線に接続し、他端を前記入力整合回路基板と接続する場合はゲート端子、前記出力整合回路基板と接続する場合はドレイン端子と接続することを特徴とする半導体増幅器。