JPH0196965A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH0196965A JPH0196965A JP62253831A JP25383187A JPH0196965A JP H0196965 A JPH0196965 A JP H0196965A JP 62253831 A JP62253831 A JP 62253831A JP 25383187 A JP25383187 A JP 25383187A JP H0196965 A JPH0196965 A JP H0196965A
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- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は電界効果型半導体装置に係り、特に高周波で
動作する電力用電界効果型半導体装置の構造に関する。
動作する電力用電界効果型半導体装置の構造に関する。
（従来の技術）
マイクロ波通信システムの固体化が進み、その大容量化
が進む中で、準ミリ波帯、あるいはミリ波帯での電力増
幅用半導体素子として特に砒化ガリウム（ＧａＡｓ）を
材料とした電界効果型半導体装置（ＧａＡｓＦＥＴ）の
開発、製品化が精力的に進められている。
が進む中で、準ミリ波帯、あるいはミリ波帯での電力増
幅用半導体素子として特に砒化ガリウム（ＧａＡｓ）を
材料とした電界効果型半導体装置（ＧａＡｓＦＥＴ）の
開発、製品化が精力的に進められている。
第３図に本発明者が特願昭６１−０６５８４５＠で提案
した電力用ＧａＡＳＦＥＴの一例を示す。この第３図に
示される電力用ＧａＡｓＦＥＴの（構造は、半絶縁性Ｇ
ａＡＳ基板１０１の表面上に形成された活性領域１０２
（図中に破線１００で囲み示す）上にオーム性のソース
電極１０３３およびドレイン電極１０３０とショットキ
接合、あるいはｐｎ接合のゲート電極１０３Ｇからなる
単位トランジスタが形成され、この単位トランジスタを
所要出力で決まる個数だけ並列に配列した構造になって
いる。これら単位トランジスタのソース電極１０３Ｓ、
ドレイン電極１０３Ｄおよびゲート電極１０３Ｇの同種
の電極同士は、活性ｒｔｖＪ、１０２の外で夫々電極接
続用導体、すなわちソース電極接続用導体１１３３．ド
レイン電極接続用導体１１３Ｄおよびゲート電極接続用
導体１１３Ｇににって電気的に接続されている。
した電力用ＧａＡＳＦＥＴの一例を示す。この第３図に
示される電力用ＧａＡｓＦＥＴの（構造は、半絶縁性Ｇ
ａＡＳ基板１０１の表面上に形成された活性領域１０２
（図中に破線１００で囲み示す）上にオーム性のソース
電極１０３３およびドレイン電極１０３０とショットキ
接合、あるいはｐｎ接合のゲート電極１０３Ｇからなる
単位トランジスタが形成され、この単位トランジスタを
所要出力で決まる個数だけ並列に配列した構造になって
いる。これら単位トランジスタのソース電極１０３Ｓ、
ドレイン電極１０３Ｄおよびゲート電極１０３Ｇの同種
の電極同士は、活性ｒｔｖＪ、１０２の外で夫々電極接
続用導体、すなわちソース電極接続用導体１１３３．ド
レイン電極接続用導体１１３Ｄおよびゲート電極接続用
導体１１３Ｇににって電気的に接続されている。
前記第３図に示されるＧａＡｓＦＥＴには高周波で高利
得化を図るためいくつかの工夫がなされている。すなわ
ち、活性領域１０２を挟んで一方の側にゲート電極接続
用導体１１３Ｇを形成し、他方の側にソース電極接続用
導体１１３Ｓとドレイン電極接続用導体１１３Ｄが形成
されている。ミリ波帯においては、特にＦＥＴの入力側
（ゲート側）インピーダンスは出力側（ドレイン側）イ
ンピーダンスに比べてその抵抗成分およびリアクタンス
成分は一桁程小さい。従って、第３図に示すように、ゲ
ート電極１０３Ｇをゲート電極接続用導体１１３Ｇと最
短距離に接続できる構造にすることにより、ゲート側に
発生する寄生インダクタンス成分を極力小ざくして入力
側のインピーダンス整合を取り易くしている。ソース電
４１１０３３は図中の点線枠１０４ａで示される位置の
半絶縁性基板１０１に硫酸系エッチャント等によるウェ
ットエツチング法、あるいは反応性イオンエツチング（
ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
等のドライエツチング法により貫通孔を形成し、その表
面に金ＥＪＪを被着させた構造、いわゆるパイ７ホール
１０４により前記半絶縁性基板１０１裏面の金属贋と電
気的に接続されている。この構造は、ソース電極１０３
３と半絶縁性基板１０１裏面との間に発生する奇生イン
ダクタンス成分を小さくして逆方向利得を小ざくし、高
性能化を図る上で有利で必る。次に、ドレイン電極接続
用導体１１３Ｄとゲート電極接続用導体１１３Ｇは、夫
々１点鎖線の枠で示す位置で外部回路と電気的に接続す
るための引出線（ボンディングワイヤ）を固着するボン
ディングワイヤ固着域１０５０．１０５Ｇになっている
。また、ソース電極接続用導体１１３Ｓとドレイン電極
接続用導体１１３０とは絶縁物、あるいは空気層を介し
て交差部１０６で交差している。
得化を図るためいくつかの工夫がなされている。すなわ
ち、活性領域１０２を挟んで一方の側にゲート電極接続
用導体１１３Ｇを形成し、他方の側にソース電極接続用
導体１１３Ｓとドレイン電極接続用導体１１３Ｄが形成
されている。ミリ波帯においては、特にＦＥＴの入力側
（ゲート側）インピーダンスは出力側（ドレイン側）イ
ンピーダンスに比べてその抵抗成分およびリアクタンス
成分は一桁程小さい。従って、第３図に示すように、ゲ
ート電極１０３Ｇをゲート電極接続用導体１１３Ｇと最
短距離に接続できる構造にすることにより、ゲート側に
発生する寄生インダクタンス成分を極力小ざくして入力
側のインピーダンス整合を取り易くしている。ソース電
４１１０３３は図中の点線枠１０４ａで示される位置の
半絶縁性基板１０１に硫酸系エッチャント等によるウェ
ットエツチング法、あるいは反応性イオンエツチング（
ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
等のドライエツチング法により貫通孔を形成し、その表
面に金ＥＪＪを被着させた構造、いわゆるパイ７ホール
１０４により前記半絶縁性基板１０１裏面の金属贋と電
気的に接続されている。この構造は、ソース電極１０３
３と半絶縁性基板１０１裏面との間に発生する奇生イン
ダクタンス成分を小さくして逆方向利得を小ざくし、高
性能化を図る上で有利で必る。次に、ドレイン電極接続
用導体１１３Ｄとゲート電極接続用導体１１３Ｇは、夫
々１点鎖線の枠で示す位置で外部回路と電気的に接続す
るための引出線（ボンディングワイヤ）を固着するボン
ディングワイヤ固着域１０５０．１０５Ｇになっている
。また、ソース電極接続用導体１１３Ｓとドレイン電極
接続用導体１１３０とは絶縁物、あるいは空気層を介し
て交差部１０６で交差している。
（発明が解決しようとする問題点）
叙上のソース電極接続用導体１１３Ｓにバイアホール１
０４を形成する場合、その位置は第３図に破線枠１０４
ａで示した様に、ソース電極接続用導体１１３Ｓとドレ
イン電極接続用導体１１３Ｄが交差する交差部１０６の
間の限られた部分になる。なぜなら、バイアホール１０
４の位置が交差部１０６にかかると、貫通孔の影響で交
差部１０６に存在する絶縁物にストレスがかかりやすく
、交差部にかかる高電界により異常な絶縁破壊を起こし
ドレイン耐圧を劣化させる一因となるからである。この
ような制約があるため、貫通孔の面積は通常は狭く、そ
のため貫通孔の形成が難かしく、また、その形状にばら
つきが見られ中には貫通しないものもあるなどにより、
結局その貫通孔を通してＧａＡＳ半絶縁性基板１０１裏
面の金属層と導通していないものもあった。また、この
貫通孔形状のばらつきは、バイアホール発生インダクタ
ンスの大きざの場所によるばらつきを発生させ、ミリ波
帯での高利得化を妨げる大きな要因となる。また、ソー
ス電極接続用導体１１３Ｓとドレイン電極接続用導体１
１３Ｄの交差部１０６には奇生容ｆｆ１（Ｃｄｓｐ）が
発生するが、この交差部１０６の幅Ｗは上記バイアホー
ルの面積をできるだけ大きくとりたいためＣｄ５ｐを大
きくしてしまう１頃向があった。出力側インピーダンス
のりアクタンスは入力側インピーダンスのリアクタンス
に比べて余裕はあるが、増幅帯域の広帯域化等により高
周波での高利得化を図るときはできるだけリアクタンス
成分を小さくした方が右利でおり、Ｃｄ５ｐ増大はこの
点で問題であった。
０４を形成する場合、その位置は第３図に破線枠１０４
ａで示した様に、ソース電極接続用導体１１３Ｓとドレ
イン電極接続用導体１１３Ｄが交差する交差部１０６の
間の限られた部分になる。なぜなら、バイアホール１０
４の位置が交差部１０６にかかると、貫通孔の影響で交
差部１０６に存在する絶縁物にストレスがかかりやすく
、交差部にかかる高電界により異常な絶縁破壊を起こし
ドレイン耐圧を劣化させる一因となるからである。この
ような制約があるため、貫通孔の面積は通常は狭く、そ
のため貫通孔の形成が難かしく、また、その形状にばら
つきが見られ中には貫通しないものもあるなどにより、
結局その貫通孔を通してＧａＡＳ半絶縁性基板１０１裏
面の金属層と導通していないものもあった。また、この
貫通孔形状のばらつきは、バイアホール発生インダクタ
ンスの大きざの場所によるばらつきを発生させ、ミリ波
帯での高利得化を妨げる大きな要因となる。また、ソー
ス電極接続用導体１１３Ｓとドレイン電極接続用導体１
１３Ｄの交差部１０６には奇生容ｆｆ１（Ｃｄｓｐ）が
発生するが、この交差部１０６の幅Ｗは上記バイアホー
ルの面積をできるだけ大きくとりたいためＣｄ５ｐを大
きくしてしまう１頃向があった。出力側インピーダンス
のりアクタンスは入力側インピーダンスのリアクタンス
に比べて余裕はあるが、増幅帯域の広帯域化等により高
周波での高利得化を図るときはできるだけリアクタンス
成分を小さくした方が右利でおり、Ｃｄ５ｐ増大はこの
点で問題であった。
この発明は上記欠点を除去するもので、奇生インダクタ
ンス、および寄生各組を極力減らすことができるため、
ミリ波帯のような高周波で半導体素子の性能の向上を図
ることができ、また、半導体素子製造歩留の向上を計る
ことができる電界効果型半導体装置の構造を提供するこ
とを目的とする。
ンス、および寄生各組を極力減らすことができるため、
ミリ波帯のような高周波で半導体素子の性能の向上を図
ることができ、また、半導体素子製造歩留の向上を計る
ことができる電界効果型半導体装置の構造を提供するこ
とを目的とする。
（問題点を解決するための手段）
この発明にかかる電界効果型半導体装置は、半絶縁性半
導体基板の表面に形成された活性領域上に繰退し設けら
れた夫々複数のソース電極、ドレイン電極、ゲート電極
とこれらの同種電極間を電気的に接続するソース電極接
続用導体、ドレイン電極接続用導体、およびゲート電極
接続用導体を備え、かつ、ゲート電極接続用導体が前記
活性領域を挟んでソース電極接続用導体とドレイン電極
接続用導体と対向して前記半絶縁性導体基板上に設けら
れた電界効果型半導体装置において、前記ドレイン電極
接続用導体は前記ソース電極接続用導体よりも活性領域
に近接し、がっ、ソース電イ※接続用導体が互いに近接
したソース電極の集合でなる群の各々に設けられるとと
もに内面に導体を備えて設けられた貫通孔によってその
直下の前記半絶縁性半導体基板裏面の接地用金属層と電
気的に接続し、かつこのドレイン電極接続用導体に接続
され前記ソース電極接続用導体の間を通して前記ドレイ
ン電極と外部回路とを電気的に接続する導体を具備した
ことを特徴とするものである。また、この発明は、ドレ
イン電極接続用導体は前記ソース電極接続用導体よりも
活性領域に近接し、かつ、ソース電極接続用導体が互い
に近接したソース電極の集合でなる群の各々に設けられ
るとともに内面に導体を備えて設けられた目通孔によっ
てその直下の前記半絶縁性半導体基板裏面の接地用金属
層と電気的に接続し、かつこのドレイン電（へ接続用導
体に接続され前記ソース電極接続用導体の間を通して前
記ドレイン電極と外部回路とを電気的に接続する導体と
、前記導体同士をさらに接続するとともに前記ソース電
極接続用導体よりも前記活性領域の外側に設けられた導
電膜を具備したことを特徴とする。
導体基板の表面に形成された活性領域上に繰退し設けら
れた夫々複数のソース電極、ドレイン電極、ゲート電極
とこれらの同種電極間を電気的に接続するソース電極接
続用導体、ドレイン電極接続用導体、およびゲート電極
接続用導体を備え、かつ、ゲート電極接続用導体が前記
活性領域を挟んでソース電極接続用導体とドレイン電極
接続用導体と対向して前記半絶縁性導体基板上に設けら
れた電界効果型半導体装置において、前記ドレイン電極
接続用導体は前記ソース電極接続用導体よりも活性領域
に近接し、がっ、ソース電イ※接続用導体が互いに近接
したソース電極の集合でなる群の各々に設けられるとと
もに内面に導体を備えて設けられた貫通孔によってその
直下の前記半絶縁性半導体基板裏面の接地用金属層と電
気的に接続し、かつこのドレイン電極接続用導体に接続
され前記ソース電極接続用導体の間を通して前記ドレイ
ン電極と外部回路とを電気的に接続する導体を具備した
ことを特徴とするものである。また、この発明は、ドレ
イン電極接続用導体は前記ソース電極接続用導体よりも
活性領域に近接し、かつ、ソース電極接続用導体が互い
に近接したソース電極の集合でなる群の各々に設けられ
るとともに内面に導体を備えて設けられた目通孔によっ
てその直下の前記半絶縁性半導体基板裏面の接地用金属
層と電気的に接続し、かつこのドレイン電（へ接続用導
体に接続され前記ソース電極接続用導体の間を通して前
記ドレイン電極と外部回路とを電気的に接続する導体と
、前記導体同士をさらに接続するとともに前記ソース電
極接続用導体よりも前記活性領域の外側に設けられた導
電膜を具備したことを特徴とする。
（作 用）
この発明にかかる電界効果型半導体装置は、活性領域に
対し同じ側に設けられたソース電極接続用導体とドレイ
ン電極接続用導体の交差部におけるソース電極接続用導
体の幅に従来例にみられる制約がないため、エレクトロ
・マイグレーションを起こさない程度にまで狭く形成す
ることができる。すなわち、この交差部の面積を小さく
することができ、この部分に発生する寄生容１（Ｃｄｓ
ｐ）を小さくできるために出力側インピーダンスの整合
がとりやすくなる。
対し同じ側に設けられたソース電極接続用導体とドレイ
ン電極接続用導体の交差部におけるソース電極接続用導
体の幅に従来例にみられる制約がないため、エレクトロ
・マイグレーションを起こさない程度にまで狭く形成す
ることができる。すなわち、この交差部の面積を小さく
することができ、この部分に発生する寄生容１（Ｃｄｓ
ｐ）を小さくできるために出力側インピーダンスの整合
がとりやすくなる。
次に、ドレイン電極接続用導体がソース電極接続用導体
よりも活性領域に近接して設けられているため、ソース
電極接続用導体の面積に対し従来例にみられる制約がな
くなり、ソース電極接地用バイアホールの面積を大きく
することができる。
よりも活性領域に近接して設けられているため、ソース
電極接続用導体の面積に対し従来例にみられる制約がな
くなり、ソース電極接地用バイアホールの面積を大きく
することができる。
これによりパイ７ホールが形成し易くなりＧａＡＳＦＥ
Ｔチップの歩留が大幅に向上する。
Ｔチップの歩留が大幅に向上する。
また、パイ７ホールの面積が大ぎくできるので、この部
分に発生する奇生インダクタンスも低減できＧａＡｓＦ
ＥＴの高性能化が図れる。
分に発生する奇生インダクタンスも低減できＧａＡｓＦ
ＥＴの高性能化が図れる。
さらに、ソース電極接続用導体がいくつかに分！’ＩＪ
されているため、その間をドレイン電極引出し用導体を
配線することにより両導体を交差させずに済み、奇生り
アクタンスの発生を抑えることができ、この面でも高性
能化が図れる。
されているため、その間をドレイン電極引出し用導体を
配線することにより両導体を交差させずに済み、奇生り
アクタンスの発生を抑えることができ、この面でも高性
能化が図れる。
（実施例）
以下、この発明の実施例につき図面を参照して説明する
。
。
第１図は第１の発明にかかるＧａＡｓＦＥＴの構造を示
す平面図で、叙上の第３図によって説明した従来例のＧ
ａＡＳＦＥＴと変わらない部分については図面に従来と
同じ符号をつＣブで示し説明を省略する。
す平面図で、叙上の第３図によって説明した従来例のＧ
ａＡＳＦＥＴと変わらない部分については図面に従来と
同じ符号をつＣブで示し説明を省略する。
半絶縁性ＧａＡＳ基板１０１表面に選択的イオン注入法
により形成された活性領域１０２上にオーム性接触のソ
ース電極１１Ｓ、およびドレイン電極１１０とショット
キ接合、あるいはｐｎ接合のゲート電極１１Ｇからなる
単位トランジスタが複数個形成されている。そして、こ
の複数の単位トランジスタのソース電極１１Ｓ、ドレイ
ン電極１１０．およびゲート電極１１Ｇの同種の電極同
士は前記活性領域１０２の外方で、ソース電極１１３は
ソース電極接続用導体２１３により、ドレイン電極１１
０はドレイン電ｉか接続用導体２１Ｄにより、グー１〜
電極１１Ｇはゲート電極接続用導体２１Ｇによりいずれ
も並列に接続され、電力用ＧａＡｓＦＥＴが構成されて
いる。
により形成された活性領域１０２上にオーム性接触のソ
ース電極１１Ｓ、およびドレイン電極１１０とショット
キ接合、あるいはｐｎ接合のゲート電極１１Ｇからなる
単位トランジスタが複数個形成されている。そして、こ
の複数の単位トランジスタのソース電極１１Ｓ、ドレイ
ン電極１１０．およびゲート電極１１Ｇの同種の電極同
士は前記活性領域１０２の外方で、ソース電極１１３は
ソース電極接続用導体２１３により、ドレイン電極１１
０はドレイン電ｉか接続用導体２１Ｄにより、グー１〜
電極１１Ｇはゲート電極接続用導体２１Ｇによりいずれ
も並列に接続され、電力用ＧａＡｓＦＥＴが構成されて
いる。
なお、前記各電極接続用導体２１３．２１０．２１Ｇは
第１図に示すように、ソース電極接続用導体２１３とド
レイン電極接続用導体２１０は活性領Ｍ １０２に対し
て同一側に設けられ、かつ、ドレイン電極接続用導体２
１Ｄはソース電極接続用導体２１３よりも活性領域１０
２に近い側に設けられ、ソース電極２個毎に１個のソー
ス電極接続用導体が設けられている。ざらに、複数のド
レイン電極引出用導体３１Ｄがソース電極接続用導体２
１３０間を通して設けられている。次に、ソース電極接
続用導体２１３とドレイン電極接続用導体２１［）との
交差部１２は酸化シリコン膜（Ｓ！Ｏｚ＞、窒化シリコ
ン膜（Ｓｉ３Ｎ４＞、あるいは空気層を介して交差し、
かつこの交差部の幅Ｗは従来例における交差部の幅Ｗの
１／３〜１１５と小さく、従って交差部に発生する容■
（Ｃｄｓｐ）を１７３〜１１５に低減できる。
第１図に示すように、ソース電極接続用導体２１３とド
レイン電極接続用導体２１０は活性領Ｍ １０２に対し
て同一側に設けられ、かつ、ドレイン電極接続用導体２
１Ｄはソース電極接続用導体２１３よりも活性領域１０
２に近い側に設けられ、ソース電極２個毎に１個のソー
ス電極接続用導体が設けられている。ざらに、複数のド
レイン電極引出用導体３１Ｄがソース電極接続用導体２
１３０間を通して設けられている。次に、ソース電極接
続用導体２１３とドレイン電極接続用導体２１［）との
交差部１２は酸化シリコン膜（Ｓ！Ｏｚ＞、窒化シリコ
ン膜（Ｓｉ３Ｎ４＞、あるいは空気層を介して交差し、
かつこの交差部の幅Ｗは従来例における交差部の幅Ｗの
１／３〜１１５と小さく、従って交差部に発生する容■
（Ｃｄｓｐ）を１７３〜１１５に低減できる。
次に、ソース電極１１３は、ソース電極接続用導体２１
Ｓに設けられたバイアホール１３により、半絶縁性Ｇａ
ＡＳ基板１０１裏面の金属層と電気的に接続されている
。また、ゲート電極接続用導体２１Ｇは活性領域１０２
を挟んでソース電極接続用導体２１３およびドレイン電
極接続用導体２１０とは反対側に設けられている。また
、前記ドレイン電極引出用導体３１Ｄおよびゲート電極
接続用導体２１Ｇ上には、夫々の電極と外部回路とを接
続するボンディングワイヤ固着域１４０．１４Ｇが夫々
−点鎖線枠で図示される如く設けられ、この固着域に固
着したボンディングワイヤを介して各電極が外部回路に
接続される。
Ｓに設けられたバイアホール１３により、半絶縁性Ｇａ
ＡＳ基板１０１裏面の金属層と電気的に接続されている
。また、ゲート電極接続用導体２１Ｇは活性領域１０２
を挟んでソース電極接続用導体２１３およびドレイン電
極接続用導体２１０とは反対側に設けられている。また
、前記ドレイン電極引出用導体３１Ｄおよびゲート電極
接続用導体２１Ｇ上には、夫々の電極と外部回路とを接
続するボンディングワイヤ固着域１４０．１４Ｇが夫々
−点鎖線枠で図示される如く設けられ、この固着域に固
着したボンディングワイヤを介して各電極が外部回路に
接続される。
次に第２の発明にかかるＧａＡＳＦＥＴにつきその平面
図の第２図を参照して説明する。なお、この発明は前記
第１の発明をざらに一部改良するものであるから、これ
と変わらない部分については図面に同じ符号をつけて示
し説明を省略する。
図の第２図を参照して説明する。なお、この発明は前記
第１の発明をざらに一部改良するものであるから、これ
と変わらない部分については図面に同じ符号をつけて示
し説明を省略する。
第２図に示すように、ドレイン電極接続用導体２１Ｄか
らソース電極接続用導体２１３の間を通して外側へ延長
引出す複数のドレイン電極引出導体３１０を前記ソース
電極接続用導体２１３よりも前記活性領域１０２の外側
において導電膜１５で連接したものでおる。この導電膜
１５は前記各電極接続用導体、電極引出導体と同じ金属
でこれらと同時に形成しても、あるいはこれに前後して
形成してもＪ：い。
らソース電極接続用導体２１３の間を通して外側へ延長
引出す複数のドレイン電極引出導体３１０を前記ソース
電極接続用導体２１３よりも前記活性領域１０２の外側
において導電膜１５で連接したものでおる。この導電膜
１５は前記各電極接続用導体、電極引出導体と同じ金属
でこれらと同時に形成しても、あるいはこれに前後して
形成してもＪ：い。
叙上の構造により、外部回路と電気的に接続するために
設けるボンディングワイヤの数を調整することができる
。通常、このボンディングワイヤにより発生するインダ
クタンスを出力インピーダンス整合回路として用いるの
で、この構造によれば該インダクタンスの可変範囲が拡
がり、回路設計の自由度が大きくなる。
設けるボンディングワイヤの数を調整することができる
。通常、このボンディングワイヤにより発生するインダ
クタンスを出力インピーダンス整合回路として用いるの
で、この構造によれば該インダクタンスの可変範囲が拡
がり、回路設計の自由度が大きくなる。
なお、前記いずれの実施例もＧａＡｓＦＥＴについて説
明したが、この発明はＳｉ、ＩｎＰ等、他の材料を用い
たＦＥＴおよび電力用モノリシックマイクロ波集積回路
（ＭＭＩＣ）等にも適用できることは勿論でおる。また
、活性領域の形成に際しては真空蒸着法（ＶＧ）、有搬
金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシャル
法（ＭＢＥ）等のエピタキシャル成長法によってもよい
ことは言うまでもない。
明したが、この発明はＳｉ、ＩｎＰ等、他の材料を用い
たＦＥＴおよび電力用モノリシックマイクロ波集積回路
（ＭＭＩＣ）等にも適用できることは勿論でおる。また
、活性領域の形成に際しては真空蒸着法（ＶＧ）、有搬
金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシャル
法（ＭＢＥ）等のエピタキシャル成長法によってもよい
ことは言うまでもない。
この発明の構造によれば、活性領域に対して同一側に形
成されるソース電極接続用導体とドレイン電（へ接続用
導体との交差部の面積が小さくできる。これにより、寄
生容ωが低減でき、出力側のインピーダンス整合が非常
に取り易くなる。
成されるソース電極接続用導体とドレイン電（へ接続用
導体との交差部の面積が小さくできる。これにより、寄
生容ωが低減でき、出力側のインピーダンス整合が非常
に取り易くなる。
また、ソース電極接地用バイアホールの形状を大きくで
きるために、バイアホール形成プロセスが容易になりＦ
ＥＴチップ歩留りが向上する。
きるために、バイアホール形成プロセスが容易になりＦ
ＥＴチップ歩留りが向上する。
さらに、バイアホールに発生する奇生インダクタンスを
極力小さくできるために、逆方向利得が低減でき、半導
体素子の高性能化が図れる。
極力小さくできるために、逆方向利得が低減でき、半導
体素子の高性能化が図れる。
第１図は第１の発明にがかる一実施例のＧａＡＳＦＥＴ
の正面図、第２図は第２の発明にがかる一実施例のＧａ
ＡｓＦＥＴの正面図、第３図は従来例のＧａＡＳＦＥＴ
の正面図で必る。 １１３・・・・・・ソース電極 １１０・・・・・・ドレイン電極 １１Ｇ・・・・・・ゲート電極 ２１３・・・・・・ソース電極接続用導体２１Ｄ・・・
・・・ドレイン電極接続用導体２１Ｇ・・・・・・ゲー
ト電極接続用導体１２・・・・・・・・・交差部 １３・・・・・・・・・バイアホール １５・・・・・・・・・導電膜 代理人 弁理士 井 上 −男 ／Ｉｓ ： ソース雪４む ２１Ｓ： ソース電極
荷Ｍ用寧本ＩＩＤ； トムイン電扁シ ２１Ｄ ：
ドしイン噛り恥に羽帖壱用刀し収量 １ 図 ／’ｔＤ ２／Ｄ 第 ２ 図
の正面図、第２図は第２の発明にがかる一実施例のＧａ
ＡｓＦＥＴの正面図、第３図は従来例のＧａＡＳＦＥＴ
の正面図で必る。 １１３・・・・・・ソース電極 １１０・・・・・・ドレイン電極 １１Ｇ・・・・・・ゲート電極 ２１３・・・・・・ソース電極接続用導体２１Ｄ・・・
・・・ドレイン電極接続用導体２１Ｇ・・・・・・ゲー
ト電極接続用導体１２・・・・・・・・・交差部 １３・・・・・・・・・バイアホール １５・・・・・・・・・導電膜 代理人 弁理士 井 上 −男 ／Ｉｓ ： ソース雪４む ２１Ｓ： ソース電極
荷Ｍ用寧本ＩＩＤ； トムイン電扁シ ２１Ｄ ：
ドしイン噛り恥に羽帖壱用刀し収量 １ 図 ／’ｔＤ ２／Ｄ 第 ２ 図
Claims (2)
- （１）半絶縁性半導体基板の表面に形成された活性領域
上に繰返し設けられた夫々複数のソース電極、ドレイン
電極、ゲート電極とこれらの同種電極間を電気的に接続
するソース電極接続用導体。 ドレイン電極接続用導体、およびゲート電極接続用導体
を備え、かつ、ゲート電極接続用導体が前記活性領域を
挟んでソース電極接続用導体とドレイン電極接続用導体
と対向して前記半絶縁性半導体基板上に設けられた電界
効果型半導体装置において、前記ドレイン電極接続用導
体は前記ソース電極接続用導体よりも活性領域に近接し
、かつ、ソース電極接続用導体が互いに近接したソース
電極の集合でなる群の各々に設けられるとともに内面に
導体を備えて設けられた貫通孔によつてその直下の前記
半絶縁性半導体基板裏面の接地用金属層と電気的に接続
し、かつこのドレイン電極接続用導体に接続され前記ソ
ース電極接続用導体の間を通して前記ドレイン電極と外
部回路とを電気的に接続する導体を具備したことを特徴
とする電界効果型半導体装置。 - （２）半絶縁性半導体基板の表面に形成された活性領域
上に繰返し設けられた夫々複数のソース電極、ドレイン
電極、ゲート電極とこれらの同種電極間を電気的に接続
するソース電極接続用導体、ドレイン電極接続用導体、
およびゲート電極接続用導体を備え、かつ、ゲート電極
接続用導体が前記活性領域を挟んでソース電極接続用導
体とドレイン電極接続用導体と対向して前記半絶縁性半
導体基板上に設けられた電界効果型半導体装置において
、前記ドレイン電極接続用導体は前記ソース電極接続用
導体よりも活性領域に近接し、かつ、ソース電極接続用
導体が互いに近接したソース電極の集合でなる群の各々
に設けられるとともに内面に導体を備えて設けられた貫
通孔によつてその直下の前記半絶縁性半導体基板裏面の
接地用金属層と電気的に接続し、かつこのドレイン電極
接続用導体に接続され前記ソース電極接続用導体の間を
通して前記ドレイン電極と外部回路とを電気的に接続す
る導体と、前記導体同士をさらに接続するとともに前記
ソース電極接続用導体よりも前記活性領域の外側に設け
られた導電膜を具備したことを特徴とする電界効果型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253831A JP2554672B2 (ja) | 1987-10-09 | 1987-10-09 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253831A JP2554672B2 (ja) | 1987-10-09 | 1987-10-09 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0196965A true JPH0196965A (ja) | 1989-04-14 |
| JP2554672B2 JP2554672B2 (ja) | 1996-11-13 |
Family
ID=17256741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253831A Expired - Lifetime JP2554672B2 (ja) | 1987-10-09 | 1987-10-09 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554672B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06181321A (ja) * | 1992-12-14 | 1994-06-28 | Nec Corp | 半導体装置 |
| US5818077A (en) * | 1995-03-31 | 1998-10-06 | Nec Corporation | Field effect transistor including a plurality of electrode units arranged in a row |
| KR100398164B1 (ko) * | 1994-12-27 | 2003-12-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 절연게이트반도체장치 |
| WO2006072984A1 (ja) * | 2005-01-06 | 2006-07-13 | Mitsubishi Denki Kabushiki Kaisha | 半導体増幅器 |
| WO2008053748A1 (fr) * | 2006-11-02 | 2008-05-08 | Kabushiki Kaisha Toshiba | Dispositif semiconducteur |
| JP2015122493A (ja) * | 2013-12-20 | 2015-07-02 | フリースケール セミコンダクター インコーポレイテッド | インナービアを有する半導体デバイス |
-
1987
- 1987-10-09 JP JP62253831A patent/JP2554672B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06181321A (ja) * | 1992-12-14 | 1994-06-28 | Nec Corp | 半導体装置 |
| KR100398164B1 (ko) * | 1994-12-27 | 2003-12-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 절연게이트반도체장치 |
| US5818077A (en) * | 1995-03-31 | 1998-10-06 | Nec Corporation | Field effect transistor including a plurality of electrode units arranged in a row |
| WO2006072984A1 (ja) * | 2005-01-06 | 2006-07-13 | Mitsubishi Denki Kabushiki Kaisha | 半導体増幅器 |
| WO2008053748A1 (fr) * | 2006-11-02 | 2008-05-08 | Kabushiki Kaisha Toshiba | Dispositif semiconducteur |
| JPWO2008053748A1 (ja) * | 2006-11-02 | 2010-02-25 | 株式会社東芝 | 半導体装置 |
| US8097906B2 (en) | 2006-11-02 | 2012-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device having finger electrodes |
| JP5127721B2 (ja) * | 2006-11-02 | 2013-01-23 | 株式会社東芝 | 半導体装置 |
| JP2015122493A (ja) * | 2013-12-20 | 2015-07-02 | フリースケール セミコンダクター インコーポレイテッド | インナービアを有する半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2554672B2 (ja) | 1996-11-13 |
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