JPH10163434A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH10163434A JPH10163434A JP8317388A JP31738896A JPH10163434A JP H10163434 A JPH10163434 A JP H10163434A JP 8317388 A JP8317388 A JP 8317388A JP 31738896 A JP31738896 A JP 31738896A JP H10163434 A JPH10163434 A JP H10163434A
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Abstract
(57)【要約】
【課題】 複数の電気素子を集積した半導体集積回路に
おいて、各々の電気素子の電気的な相互干渉を防止でき
る半導体集積回路およびその製造方法を提供することを
目的とする。 【解決手段】 半導体集積回路において半導体基板上の
異なる領域に、化合物半導体からなるバッファ層をそれ
ぞれ配し、１つのバッファ層上に１つの電気素子が形成
する。
おいて、各々の電気素子の電気的な相互干渉を防止でき
る半導体集積回路およびその製造方法を提供することを
目的とする。 【解決手段】 半導体集積回路において半導体基板上の
異なる領域に、化合物半導体からなるバッファ層をそれ
ぞれ配し、１つのバッファ層上に１つの電気素子が形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体層上に
複数の電気素子を有する半導体集積回路およびその製造
方法に関するものである。
複数の電気素子を有する半導体集積回路およびその製造
方法に関するものである。
【０００２】
【従来の技術】図７は従来の半導体集積回路の断面図を
示したものである。図７において、半絶縁性の半導体基
板１上にエピタキシャルに成長した化合物半導体層が形
成されており、その上層部は、不純物が添加された導電
率の高い活性層３で、下層部は導電率の低い、厚さ数ミ
クロンのバッファ層２である。活性層３およびバッファ
層２の一部はメサエッチングにより除去されて、活性層
３は２つに分断されている。活性層３上にソース電極
４、ドレイン電極５、およびゲート電極６をそれぞれ設
けることにより、活性層３と、ソース電極４と、ドレイ
ン電極５と、ゲート電極６とからなる電気素子である電
界効果トランジスタ７および電界効果トランジスタ８が
形成されている。
示したものである。図７において、半絶縁性の半導体基
板１上にエピタキシャルに成長した化合物半導体層が形
成されており、その上層部は、不純物が添加された導電
率の高い活性層３で、下層部は導電率の低い、厚さ数ミ
クロンのバッファ層２である。活性層３およびバッファ
層２の一部はメサエッチングにより除去されて、活性層
３は２つに分断されている。活性層３上にソース電極
４、ドレイン電極５、およびゲート電極６をそれぞれ設
けることにより、活性層３と、ソース電極４と、ドレイ
ン電極５と、ゲート電極６とからなる電気素子である電
界効果トランジスタ７および電界効果トランジスタ８が
形成されている。
【０００３】半導体基板１上にバッファ層２を設けたの
は、半導体基板１上に活性層３を直接形成すると、半導
体基板１の結晶性が悪化したり、半導体基板１と活性層
３との界面に発生する界面準位が電気素子に影響を及ぼ
したりするため、半導体基板１と活性層３との間にバッ
ファ層２を設けている。
は、半導体基板１上に活性層３を直接形成すると、半導
体基板１の結晶性が悪化したり、半導体基板１と活性層
３との界面に発生する界面準位が電気素子に影響を及ぼ
したりするため、半導体基板１と活性層３との間にバッ
ファ層２を設けている。
【０００４】
【発明が解決しようとする課題】図７に示すように、複
数の電気素子を同一集積回路上に形成する場合、各々の
電気素子間の電気的分離を行う必要がある。
数の電気素子を同一集積回路上に形成する場合、各々の
電気素子間の電気的分離を行う必要がある。
【０００５】図７に示す従来の半導体集積回路において
は、メサエッチングにより活性層３を互いに分離してい
る。これにより、電界効果トランジスタ７および電界効
果トランジスタ８の電気的分離を行っている。そして、
かかるメサエッチングは、図７に示すように、通常バッ
ファ層２の途中までしか行われない。これは、一般にメ
サエッチング後の光照射による微細パターン形成時に
は、半導体集積回路の表面の凹凸が極力小さいことが要
求されるが、バッファ層２の下までメサエッチングを行
うと、半導体集積回路の表面の凹凸が大きくなるためで
ある。
は、メサエッチングにより活性層３を互いに分離してい
る。これにより、電界効果トランジスタ７および電界効
果トランジスタ８の電気的分離を行っている。そして、
かかるメサエッチングは、図７に示すように、通常バッ
ファ層２の途中までしか行われない。これは、一般にメ
サエッチング後の光照射による微細パターン形成時に
は、半導体集積回路の表面の凹凸が極力小さいことが要
求されるが、バッファ層２の下までメサエッチングを行
うと、半導体集積回路の表面の凹凸が大きくなるためで
ある。
【０００６】しかしながら、かかる構造によると、電界
効果トランジスタ７と電界効果トランジスタ８との間に
おいて、バッファ層２や半導体基板１を介して高周波成
分が互いに影響し合う。このように、電界効果トランジ
スタを集積化した半導体集積回路は、単体の電界効果ト
ランジスタを組み合わせて構成される半導体回路に比べ
て出力電圧の歪みが大きいという問題が生じ、電界効果
トランジスタのみならず、一般の電気素子においても、
その集積化は困難であった。
効果トランジスタ７と電界効果トランジスタ８との間に
おいて、バッファ層２や半導体基板１を介して高周波成
分が互いに影響し合う。このように、電界効果トランジ
スタを集積化した半導体集積回路は、単体の電界効果ト
ランジスタを組み合わせて構成される半導体回路に比べ
て出力電圧の歪みが大きいという問題が生じ、電界効果
トランジスタのみならず、一般の電気素子においても、
その集積化は困難であった。
【０００７】一方、電気素子間の絶縁を行う他の方法と
して、図７におけるバッファ層２にあたる部分に、イオ
ンを注入することにより導電性のあるバッファ層２内に
多数のキャリアトラップを発生させ、このキャリアトラ
ップでキャリアを捕獲することにより、イオンを注入し
た範囲を半絶縁化する方法が知られている。しかしなが
ら、通常の加速器は加速エネルギーが小さいため、イオ
ン種がバッファ層２と半導体基板１との界面までは届か
ず、図７に示す半導体集積回路と同様に、電気素子間の
電気的分離が十分ではない。
して、図７におけるバッファ層２にあたる部分に、イオ
ンを注入することにより導電性のあるバッファ層２内に
多数のキャリアトラップを発生させ、このキャリアトラ
ップでキャリアを捕獲することにより、イオンを注入し
た範囲を半絶縁化する方法が知られている。しかしなが
ら、通常の加速器は加速エネルギーが小さいため、イオ
ン種がバッファ層２と半導体基板１との界面までは届か
ず、図７に示す半導体集積回路と同様に、電気素子間の
電気的分離が十分ではない。
【０００８】本発明は、複数の電気素子を集積した半導
体集積回路において、各々の電気素子の電気的な相互干
渉を防止できる半導体集積回路およびその製造方法を提
供することを目的とする。
体集積回路において、各々の電気素子の電気的な相互干
渉を防止できる半導体集積回路およびその製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上の異なる領域に、化合物半導体からな
るバッファ層がそれぞれ配されており、１つのバッファ
層上に１つの電気素子が形成されている。本発明の半導
体集積回路においては、各々のバッファ層が直接的に接
していないために、各々の電気素子間の電気的な干渉が
少ない。
は、半導体基板上の異なる領域に、化合物半導体からな
るバッファ層がそれぞれ配されており、１つのバッファ
層上に１つの電気素子が形成されている。本発明の半導
体集積回路においては、各々のバッファ層が直接的に接
していないために、各々の電気素子間の電気的な干渉が
少ない。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１ないし図６を用いて説明する。
て、図１ないし図６を用いて説明する。
【００１１】（実施の形態１）図１（ａ）は本発明の実
施の形態１の半導体集積回路の平面図、図１（ｂ）は図
１（ａ）の半導体集積回路のＸ−Ｘ断面図をそれぞれ示
す。
施の形態１の半導体集積回路の平面図、図１（ｂ）は図
１（ａ）の半導体集積回路のＸ−Ｘ断面図をそれぞれ示
す。
【００１２】図１（ｂ）において、半絶縁性のＧａＡｓ
で構成される半導体基板１上に２μｍ厚のｕｎｄｏｐｅ
ｄ−ＧａＡｓで構成されるバッファ層２が形成されてい
る。さらにバッファ層２上には、濃度１×１０17ｃｍ-3
のｎ型ＧａＡｓで構成される１００ｎｍ厚の活性層３
と、その上に配されたソース電極４と、ドレイン電極５
と、ゲート電極６とからなる電界効果トランジスタ７、
および同じく活性層３、ソース電極４、ドレイン電極５
およびゲート電極６とからなる電界効果トランジスタ８
がそれぞれ形成されている。ソース電極４はＡｕＧｅＮ
ｉを１００ｎｍの厚みに、ドレイン電極５はＡｕを５０
０ｎｍの厚みにそれぞれ蒸着し、熱処理により活性層３
とオーム性接触となるよう形成されている。またゲート
電極６はＡｌを８００ｎｍの厚みに蒸着することにより
活性層３とショットキー接合となるように形成されてい
る。なお、電界効果トランジスタ７、８のゲート長は各
１μｍ、ゲート幅は各１ｍｍである。
で構成される半導体基板１上に２μｍ厚のｕｎｄｏｐｅ
ｄ−ＧａＡｓで構成されるバッファ層２が形成されてい
る。さらにバッファ層２上には、濃度１×１０17ｃｍ-3
のｎ型ＧａＡｓで構成される１００ｎｍ厚の活性層３
と、その上に配されたソース電極４と、ドレイン電極５
と、ゲート電極６とからなる電界効果トランジスタ７、
および同じく活性層３、ソース電極４、ドレイン電極５
およびゲート電極６とからなる電界効果トランジスタ８
がそれぞれ形成されている。ソース電極４はＡｕＧｅＮ
ｉを１００ｎｍの厚みに、ドレイン電極５はＡｕを５０
０ｎｍの厚みにそれぞれ蒸着し、熱処理により活性層３
とオーム性接触となるよう形成されている。またゲート
電極６はＡｌを８００ｎｍの厚みに蒸着することにより
活性層３とショットキー接合となるように形成されてい
る。なお、電界効果トランジスタ７、８のゲート長は各
１μｍ、ゲート幅は各１ｍｍである。
【００１３】実施の形態１の半導体集積回路内には２個
の電界効果トランジスタ７、８が形成されているが、そ
の下の活性層３と半導体基板１との間にそれぞれ配され
ているバッファ層２が互いに分離されているため、電界
効果トランジスタ７と電界効果トランジスタ８との間の
電気的な干渉が少ない。
の電界効果トランジスタ７、８が形成されているが、そ
の下の活性層３と半導体基板１との間にそれぞれ配され
ているバッファ層２が互いに分離されているため、電界
効果トランジスタ７と電界効果トランジスタ８との間の
電気的な干渉が少ない。
【００１４】次に、実施の形態１の半導体集積回路の製
造方法について図２を用いて説明する。
造方法について図２を用いて説明する。
【００１５】まず、図２（ａ）に示すように、半絶縁性
のＧａＡｓで構成される半導体基板１上に、ＭＯＣＶＤ
法によりＧａＡｓをエピタキシャル成長させ、その上層
部分に不純物を添加することにより活性層３を形成す
る。一方、不純物を添加しなかった部分はバッファ層２
を構成する。次に、半導体集積回路の表面をメサエッチ
ングすることにより活性層３およびバッファ層２の一部
を除去する。
のＧａＡｓで構成される半導体基板１上に、ＭＯＣＶＤ
法によりＧａＡｓをエピタキシャル成長させ、その上層
部分に不純物を添加することにより活性層３を形成す
る。一方、不純物を添加しなかった部分はバッファ層２
を構成する。次に、半導体集積回路の表面をメサエッチ
ングすることにより活性層３およびバッファ層２の一部
を除去する。
【００１６】次に、図２（ｂ）に示すように残された活
性層３の上にソース電極４、ドレイン電極５およびゲー
ト電極６をそれぞれ蒸着することにより電界効果トラン
ジスタ７および電界効果トランジスタ８を形成する。電
界効果トランジスタ７、８にそれぞれ配線処理（図示せ
ず）を施した後、ウエハ拡散の最終工程において図２
（ｃ）に示すように溝９をエッチングにより形成する。
性層３の上にソース電極４、ドレイン電極５およびゲー
ト電極６をそれぞれ蒸着することにより電界効果トラン
ジスタ７および電界効果トランジスタ８を形成する。電
界効果トランジスタ７、８にそれぞれ配線処理（図示せ
ず）を施した後、ウエハ拡散の最終工程において図２
（ｃ）に示すように溝９をエッチングにより形成する。
【００１７】このように、電界効果トランジスタ７、８
の微細パターン形成後に溝９を形成することにより、電
界効果トランジスタ７および電界効果トランジスタ８の
微細パターンの形成時には、半導体基板１上にエピタキ
シャルに成長したＧａＡｓ層の表面が比較的平坦である
ために、電界効果トランジスタの微細のパターン形成を
良好に行うことができる。
の微細パターン形成後に溝９を形成することにより、電
界効果トランジスタ７および電界効果トランジスタ８の
微細パターンの形成時には、半導体基板１上にエピタキ
シャルに成長したＧａＡｓ層の表面が比較的平坦である
ために、電界効果トランジスタの微細のパターン形成を
良好に行うことができる。
【００１８】（実施の形態２）図３（ａ）は本発明の実
施の形態２の半導体集積回路の平面図、図３（ｂ）は図
３（ａ）の半導体集積回路のＸ−Ｘ断面図をそれぞれ示
す。
施の形態２の半導体集積回路の平面図、図３（ｂ）は図
３（ａ）の半導体集積回路のＸ−Ｘ断面図をそれぞれ示
す。
【００１９】本発明の実施の形態２の半導体集積回路
は、実施の形態１の半導体集積回路とは次に示す点にお
いて構成および作用効果が異なる。
は、実施の形態１の半導体集積回路とは次に示す点にお
いて構成および作用効果が異なる。
【００２０】実施の形態１における半導体集積回路にお
いては、バッファ層２としてエピタキシャル成長したＧ
ａＡｓを用いているが、実施の形態２においては、エピ
タキシャル成長した１００ｎｍ厚のｕｎｄｏｐｅｄ−Ａ
ｌＧａＡｓ層２ａとエピタキシャル成長した１００ｎｍ
厚のｕｎｄｏｐｅｄ−ＧａＡｓ層２ｂとを交互に積層し
たものを用いている点である。ここでは、ｕｎｄｏｐｅ
ｄ−ＡｌＧａＡｓ層２ａとｕｎｄｏｐｅｄ−ＧａＡｓ層
２ｂとはそれぞれ５層ずつ積層されている。
いては、バッファ層２としてエピタキシャル成長したＧ
ａＡｓを用いているが、実施の形態２においては、エピ
タキシャル成長した１００ｎｍ厚のｕｎｄｏｐｅｄ−Ａ
ｌＧａＡｓ層２ａとエピタキシャル成長した１００ｎｍ
厚のｕｎｄｏｐｅｄ−ＧａＡｓ層２ｂとを交互に積層し
たものを用いている点である。ここでは、ｕｎｄｏｐｅ
ｄ−ＡｌＧａＡｓ層２ａとｕｎｄｏｐｅｄ−ＧａＡｓ層
２ｂとはそれぞれ５層ずつ積層されている。
【００２１】このように構成された多層構造において
は、ｕｎｄｏｐｅｄ−ＡｌＧａＡｓ層２ａおよびｕｎｄ
ｏｐｅｄ−ＧａＡｓ層２ｂの主平面の法線方向にエネル
ギーバンドの不連続が繰り返し存在するために、ゲート
電極６に加えられる信号が半導体基板１に及ぼす電気的
影響を軽減する効果がある。このため、電界効果トラン
ジスタ７と電界効果トランジスタ８とは互いに電気的に
干渉しにくく、その効果は実施の形態１における効果よ
りも大きい。
は、ｕｎｄｏｐｅｄ−ＡｌＧａＡｓ層２ａおよびｕｎｄ
ｏｐｅｄ−ＧａＡｓ層２ｂの主平面の法線方向にエネル
ギーバンドの不連続が繰り返し存在するために、ゲート
電極６に加えられる信号が半導体基板１に及ぼす電気的
影響を軽減する効果がある。このため、電界効果トラン
ジスタ７と電界効果トランジスタ８とは互いに電気的に
干渉しにくく、その効果は実施の形態１における効果よ
りも大きい。
【００２２】なお、図４に示すように、溝９を電界効果
トランジスタ７および電界効果トランジスタ８の全周に
形成するのではなく、図３に示した半導体基板１よりも
面積の小さい半導体基板１上に、電界効果トランジスタ
７および電界効果トランジスタ８の間のみを横切る溝９
を形成すれば、実施の形態１の場合よりも半導体集積回
路を小型化することができる。
トランジスタ７および電界効果トランジスタ８の全周に
形成するのではなく、図３に示した半導体基板１よりも
面積の小さい半導体基板１上に、電界効果トランジスタ
７および電界効果トランジスタ８の間のみを横切る溝９
を形成すれば、実施の形態１の場合よりも半導体集積回
路を小型化することができる。
【００２３】以上、上記各実施の形態においては、半絶
縁性の半導体基板１としてＧａＡｓ、また、半導体基板
１上にエピタキシャルに成長させる半導体としてＡｌＧ
ａＡｓ／ＧａＡｓ系の材料を用いたが、ＩｎＰ系等、他
の化合物半導体を用いる場合、あるいはエピタキシャル
に成長させる半導体層の構成が異なる場合にも、同様の
効果を得ることができる。
縁性の半導体基板１としてＧａＡｓ、また、半導体基板
１上にエピタキシャルに成長させる半導体としてＡｌＧ
ａＡｓ／ＧａＡｓ系の材料を用いたが、ＩｎＰ系等、他
の化合物半導体を用いる場合、あるいはエピタキシャル
に成長させる半導体層の構成が異なる場合にも、同様の
効果を得ることができる。
【００２４】また、半導体基板１上にエピタキシャルに
成長させる半導体の形成法はＭＢＥ法等、他の方法でも
よい。
成長させる半導体の形成法はＭＢＥ法等、他の方法でも
よい。
【００２５】さらに、１つの半導体基板上に２個の電界
効果トランジスタを形成する場合について説明したが、
３個以上の電気素子を含む場合にも同様に実施できる。
効果トランジスタを形成する場合について説明したが、
３個以上の電気素子を含む場合にも同様に実施できる。
【００２６】次に、実施の形態１および実施の形態２の
半導体集積回路を用いて、電界効果トランジスタ７に入
力した高周波電力と、電界効果トランジスタ８側で検出
される出力電力とを測定した実験について図５および図
６を用いて説明する。
半導体集積回路を用いて、電界効果トランジスタ７に入
力した高周波電力と、電界効果トランジスタ８側で検出
される出力電力とを測定した実験について図５および図
６を用いて説明する。
【００２７】図５は実験に用いた装置の構成図であり、
実施の形態１および実施の形態２の半導体集積回路の各
平面図を模式的に表したものである。
実施の形態１および実施の形態２の半導体集積回路の各
平面図を模式的に表したものである。
【００２８】図５において、電界効果トランジスタ７の
ソース電極４およびドレイン電極５はそれぞれ接地され
ている。また、ゲート電極６には出力可変の高周波電源
が接続されており、ゲート電極６への入力電圧Ｐ１はパ
ワーメータ１０によって測定されている。一方、電界効
果トランジスタ８のソース電極４、ドレイン電極５、お
よびゲート電極６はそれぞれ短絡されており、出力電圧
Ｐ２はパワーメータ１１によって測定される。
ソース電極４およびドレイン電極５はそれぞれ接地され
ている。また、ゲート電極６には出力可変の高周波電源
が接続されており、ゲート電極６への入力電圧Ｐ１はパ
ワーメータ１０によって測定されている。一方、電界効
果トランジスタ８のソース電極４、ドレイン電極５、お
よびゲート電極６はそれぞれ短絡されており、出力電圧
Ｐ２はパワーメータ１１によって測定される。
【００２９】図６は、電界効果トランジスタ７と電界効
果トランジスタ８との電気的分離度合いを示す値である
１０×ｌｏｇ（Ｐ１／Ｐ２）とＰ１との関係を示すもの
である。図６には従来の半導体集積回路に対する実験結
果も併せて示す。ここで、線ａ、線ｂ、および線ｃは実
施の形態１、実施の形態２、および従来の半導体集積回
路にそれぞれ対応する。
果トランジスタ８との電気的分離度合いを示す値である
１０×ｌｏｇ（Ｐ１／Ｐ２）とＰ１との関係を示すもの
である。図６には従来の半導体集積回路に対する実験結
果も併せて示す。ここで、線ａ、線ｂ、および線ｃは実
施の形態１、実施の形態２、および従来の半導体集積回
路にそれぞれ対応する。
【００３０】図６から、本発明の半導体集積回路におい
ては、電界効果トランジスタ７と電界効果トランジスタ
８との電気的分離度合いを示す１０×ｌｏｇ（Ｐ１／Ｐ
２）の値は従来の半導体集積回路に比して大きいことが
わかる。
ては、電界効果トランジスタ７と電界効果トランジスタ
８との電気的分離度合いを示す１０×ｌｏｇ（Ｐ１／Ｐ
２）の値は従来の半導体集積回路に比して大きいことが
わかる。
【００３１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、半導体基板上の異なる領域に、化合物半導体
からなるバッファ層がそれぞれ配されており、１つのバ
ッファ層上に最大１つの電気素子が形成された半導体集
積回路を構成することにより、各々の電気素子が互いに
電気的に干渉し合うことを防止することができる。
によれば、半導体基板上の異なる領域に、化合物半導体
からなるバッファ層がそれぞれ配されており、１つのバ
ッファ層上に最大１つの電気素子が形成された半導体集
積回路を構成することにより、各々の電気素子が互いに
電気的に干渉し合うことを防止することができる。
【００３２】前記電気素子が電界効果トランジスタであ
る場合には、各々の電界効果トランジスタが互いに干渉
することがなく、出力の歪みの少ない電力増幅ＩＣを製
造することが可能である。
る場合には、各々の電界効果トランジスタが互いに干渉
することがなく、出力の歪みの少ない電力増幅ＩＣを製
造することが可能である。
【図１】（ａ）本発明の実施の形態１の半導体集積回路
の平面図 （ｂ）本発明の実施の形態１の半導体集積回路の断面図
の平面図 （ｂ）本発明の実施の形態１の半導体集積回路の断面図
【図２】本発明の実施の形態１の半導体集積回路の製造
方法を示す図
方法を示す図
【図３】（ａ）本発明の実施の形態２の半導体集積回路
の平面図 （ｂ）本発明の実施の形態２の半導体集積回路の断面図
の平面図 （ｂ）本発明の実施の形態２の半導体集積回路の断面図
【図４】（ａ）本発明の実施の形態２の小型化した半導
体集積回路の平面図 （ｂ）本発明の実施の形態２の小型化した半導体集積回
路の断面図
体集積回路の平面図 （ｂ）本発明の実施の形態２の小型化した半導体集積回
路の断面図
【図５】入出力電圧特性を測定する実験系の構成図
【図６】入力電圧と入出力電圧比との関係を示す図
【図７】従来の半導体集積回路の断面図
１ 半導体基板 ２ バッファ層 ２ａ ｕｎｄｏｐｅｄ−ＡｌＧａＡｓ層 ２ｂ ｕｎｄｏｐｅｄ−ＧａＡｓ層 ３ 活性層 ４ ソース電極 ５ ドレイン電極 ６ ゲート電極 ７、８ 電界効果トランジスタ ９ 溝 １０、１１ パワーメータ
フロントページの続き (72)発明者 上田 大助 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (5)
- 【請求項１】 半導体基板上の異なる領域に化合物半導
体からなるバッファ層がそれぞれ形成され、１つのバッ
ファ層上に１つの電気素子が形成されていることを特徴
とする半導体集積回路。 - 【請求項２】 半導体基板上に設けられた化合物半導体
層上に複数の電気素子が形成され、前記化合物半導体層
に底が少なくとも前記化合物半導体層と前記半導体基板
との界面に達する溝が設けられることにより、この溝に
より分割された前記化合物半導体層の１つであるバッフ
ァ層上に存在する電気素子の数が１となることを特徴と
する半導体集積回路。 - 【請求項３】 前記バッファ層が電子親和力の異なる半
導体層を積層した多層構造であることを特徴とする請求
項１または請求項２に記載の半導体集積回路。 - 【請求項４】 前記電気素子が電界効果トランジスタで
あることを特徴とする請求項１ないし請求項３のいずれ
かに記載の半導体集積回路。 - 【請求項５】 半導体基板上に化合物半導体をエピタキ
シャル成長させ、エピタキシャル成長した化合物半導体
の層の上に複数の電気素子を形成した後、底が少なくと
も前記バッファ層と前記半導体基板との界面に達する前
記溝を設けることを特徴とする請求項２ないし請求項４
のいずれかに記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317388A JPH10163434A (ja) | 1996-11-28 | 1996-11-28 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317388A JPH10163434A (ja) | 1996-11-28 | 1996-11-28 | 半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163434A true JPH10163434A (ja) | 1998-06-19 |
Family
ID=18087704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317388A Pending JPH10163434A (ja) | 1996-11-28 | 1996-11-28 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235740A (ja) * | 2007-03-23 | 2008-10-02 | Furukawa Electric Co Ltd:The | ＧａＮ系半導体デバイスおよびその製造方法 |
| JP2010258148A (ja) * | 2009-04-23 | 2010-11-11 | Sharp Corp | 化合物半導体素子 |
-
1996
- 1996-11-28 JP JP8317388A patent/JPH10163434A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235740A (ja) * | 2007-03-23 | 2008-10-02 | Furukawa Electric Co Ltd:The | ＧａＮ系半導体デバイスおよびその製造方法 |
| JP2010258148A (ja) * | 2009-04-23 | 2010-11-11 | Sharp Corp | 化合物半導体素子 |
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