KR100349953B1 - 밀리미터파 대역에서 안정적으로 동작 가능한 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

밀리미터파 대역에서 안정적으로 동작 가능한 전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명의 양태를 달성하기 위해, 전계 효과 트랜지스터에서, 화합물 반도체 기판은 활성 영역을 가지며, 그 활성 영역 상에 게이트 핑거 전극이 형성된다. 게이트 핑거 전극과 이격하여 게이트 핑거 전극이 사이에 끼워지도록, 소오스 및 드레인 스트라입 전극이, 활성 영역 상에, 형성된다. 게이트 연장 전극은 게이트 핑거 전극에 접속되고, 소오스 및 드레인 연장 전극은 각각 소오스 및 드레인 스트라입 전극에 접속된다. 저항부는 트랜지스터 형성 영역의 그 게이트 연장 전극과 게이트 핑거 전극 사이에 제공된다.

Description

밀리미터파 대역에서 안정적으로 동작 가능한 전계 효과 트랜지스터 및 그 제조 방법 {FIELD EFFECT TRANSISTOR WHICH CAN OPERATE STABLY IN MILLIMETER WAVE BAND AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 특히, 밀리미터파 대역을 포함한 마이크로파 대역에서 안정적으로 동작 가능한 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 쇼트키 게이트를 갖는 전계 효과 트랜지스터는 고주파수에서의 동작이 불안정하게 된다. 즉, 전계 효과 트랜지스터의 동작 조건에 따라서, K 팩터가 밀리미터파 대역에서, 1 이하로 되면, 전계 효과 트랜지스터가 발진할 가능성이 있다. 밀리미터파 대역에서, 전계 효과 트랜지스터의 동작 불안정성을 제거하기 위해, 종래에는, 게이트 회로에 수 옴 (ohm) 의 저항을 직렬로 삽입하여 왔다. 즉, 게이트 입력 임피던스가 밀리미터파 대역에서 낮아지기 때문에, 전계 효과 트랜지스터의 동작이 불안정해진다. 그러나, 저항의 추가에 의해, 손실이 효과적으로 삽입되게 된다. 따라서, 이 저항에 의해, K 팩터를 1 이상으로 만들 수 있으므로, 전계 효과 트랜지스터의 동작 안정성을 도모할 수 있게 된다.
통상, 게이트 회로에 직렬로 삽입되는 저항은 전계 효과 트랜지스터의 외부에 제공된다. 이 때문에, 전계 효과 트랜지스터내에 저항을 형성하기 위해서는, 특별한 공간을 필요로 한다. 그러므로, 집적 회로에서는, 이 공간이 소자의 소형화에 역행하는 장애로 작용하게 된다. 또한, 저항을 형성하기 위해, 특별한 포토리소그래피 공정이 필요해진다. 따라서, 공정수를 증대시켜 원가 상승을 야기하게 된다.
상술한 바와 관련하여, 다중셀형 (multiple cell type) 마이크로파 전계 효과 트랜지스터가 일본 특개소 63-127575 호 공보에 개시되어 있다. 이 공보에서는, 복수의 단위셀이 병렬로 접속되어 있다. 하나의 단위셀의 게이트 전극 및 드레인 전극은 저항체를 통해 인접한 단위셀의 게이트 전극 및 드레인 전극과 접속된다.
또, 어떤 전계 효과 트랜지스터가 일본 특개평 2-110943 호 공보에 개시되어 있다. 이 공보에서는, 게이트 스트라입 전극들간 또는 드레인 스트라입 전극들간에, 저항체를 제공하여 접속한다.
따라서, 본 발명의 목적은, 소자 영역 및 공정수를 증대시킴 없이, 안정된 동작을 위한 저항부를 갖는 전계 효과 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은, 그와 같은 저항부를 갖는 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 양태를 달성하기 위해, 전계 효과 트랜지스터에서, 화합물 반도체 기판은 활성 영역을 가지며, 그 활성 영역 상에, 게이트 핑거 전극이 형성된다. 게이트 핑거 전극과 이격하여 게이트 핑거 전극이 사이에 끼워지도록, 소오스 및 드레인 스트라입 전극이, 활성 영역 상에, 형성된다. 게이트 연장 전극은 게이트 핑거 전극과 접속되고, 소오스 및 드레인 연장 전극은 각각 소오스 및 드레인 스트라입 전극과 접속된다. 저항부는 트랜지스터 형성 영역의 게이트 연장 전극과 게이트 핑거 전극 사이에 제공된다.
저항부는, 활성 영역과 쇼트키 접촉하는 게이트 금속층으로 형성하는 것이 바람직하다. 또, 게이트 핑거 전극과 게이트 연장 전극은 게이트 금속층과 이 게이트 금속층 상에 형성된 제 1 금속층으로 형성할 수도 있다.
또한, 복수의 게이트 핑거 전극은 게이트 버스바로부터 연장할 수도 있으며, 저항부는 게이트 연장 전극과 게이트 버스바 사이에 형성할 수도 있다.
게이트 금속층은 활성층과 쇼트키 접촉하는 쇼트키성 재료층 및 제 2 금속층의 적층 구조를 갖는 것이 바람직하다. 이 경우, 쇼트키성 재료층은 W, Ni, Ti, Pt, Mo 및 WSi 로 이루어진 군으로부터 선택된 재료로 형성할 수도 있다. 게이트 금속층은 쇼트키성 재료층과 제 2 금속층 사이에 형성된 배리어층을 포함하는 것이 바람직하다. 이 경우, 배리어층은 TiN 으로 형성한다.
화합물 반도체 기판은 GaAs 기판일 수도 있다.
본 발명의 다른 양태를 달성하기 위해, 전계 효과 트랜지스터의 제조 방법은,
채널층과 콘택층을 갖는 반도체 기판 상에 소자 분리 절연막을 형성하는 단계,
채널층 상에 게이트 핑거 전극의 게이트 구조체를 형성하고, 소자 분리 절연막 상에 게이트 버스바 및 게이트 연장 전극을 형성하는 단계,
게이트 구조체를 형성하는 동안, 게이트 버스바와 게이트 연장 전극 사이에 저항부를 형성하는 단계, 및
게이트 핑거 전극과 이격하여 게이트 핑거 전극이 사이에 끼워지도록, 콘택층 상에 소오스 스트라입 전극과 드레인 스트라입 전극을 형성하는 단계를 포함한다.
게이트 구조체를 형성할 때, 게이트 금속층을 채널층과 쇼트키 접촉하도록 형성한다. 게이트 금속층 상에, 게이트 핑거 전극, 게이트 버스바 및 게이트 연장 전극용으로 제 1 금속층을 부분적으로 형성하고, 게이트 핑거 전극, 게이트 버스바, 저항부 및 게이트 연장 전극용으로 게이트 금속층을 패터닝시켜, 저항부를 형성한다.
게이트 금속층을 형성하는 것으로는,
채널층과 쇼트키 접촉하는 쇼트키성 재료층을 형성하는 것과 이 쇼트키성 재료층 상에 제 2 금속층을 형성하는 것을 포함한다. 배리어층을 쇼트키성 재료층과 제 2 금속층 사이에 형성할 수도 있다.
본 발명의 또 다른 양태를 달성하기 위해, 전계 효과 트랜지스터에서, 기판은, 이 기판 상에 형성된 절연막, 이 절연막에 의해 둘러싸인 화합물 반도체 채널층 및 이 채널층 상에 형성된 화합물 반도체 콘택층을 갖는다. 게이트 핑거 전극, 게이트 버스바, 저항부 및 게이트 연장 전극용 제 1 패턴을 갖도록, 게이트 금속층을 채널층과 절연막 상에 형성한다. 게이트 핑거 전극, 게이트 버스바 및 게이트 연장 전극용 제 2 패턴을 갖도록, 제 1 금속층을 그 게이트 금속층 상에 형성된다. 게이트 핑거 전극과 이격하여 게이트 핑거 전극이 사이에 끼워지도록, 소오스 스트라입 전극과 드레인 스트라입 전극용의 제 2 금속층을 콘택층 상에 형성한다.
도 1 은 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 평면도.
도 2a 내지 도 2l 은 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법에 있어서, 도 1 에 나타낸 선 A-A 를 따라서 취한 전계 효과 트랜지스터의 단면도.
도 3a 내지 도 3d 는 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법에 있어서, 도 1 에 나타낸 선 B-B 를 따라서 취한 전계 효과 트랜지스터의 단면도.
※도면의 주요 부분에 대한 부호의 설명※
101 : 게이트 핑거 102 : 게이트 버스바
103 : 게이트 연장 전극 104 : 드레인 스트라입 전극
105 : 드레인 연장 전극 106 : 소오스 스트라입 전극
107 : 소오스 연장 전극 108 : 저항부
이하, 첨부된 도면을 참조하여, 본 발명의 전계 효과 트랜지스터를 상세하게 설명하기로 한다.
도 1 은 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 평면도를 나타낸 것이다. 도 1 을 참조하면, 화합물 반도체 기판 상에 형성된 게이트 연장 전극 (103) 과 게이트 버스바 (102) 사이에, 동작 안정성을 위하여 저항부 (108) 가 삽입되어 있다. 저항부 (108) 는 후술되는 게이트 금속층으로 형성된다. 복수의 게이트 핑거 전극 (101) 은, 게이트 버스바 (102) 로부터 연장되도록 인출된다. 각 게이트 핑거 전극 (101) 의 양편에, 게이트 핑거 전극 (101) 과 이격하여 게이트 핑거 전극 (101) 이 사이에 끼워지도록, 드레인 스트라입 전극 (104) 및 소오스 스트라입 전극 (106) 이 형성된다. 이 드레인 스트라입 전극 (104) 및 소오스 스트라입 전극 (106) 은, 드레인 연장 전극 (105) 및 소오스 연장 전극 (107) 으로부터 각각 연장되도록 인출된다.
반절연성 화합물 반도체 기판에, n형 도펀트를 선택적으로 주입함으로써, GaAs 등의 화합물 반도체 기판을 형성할 수도 있다. 그 대신, n형 GaAs 에피택셜층 또는 이종접합 에피택셜층이 상부에 형성된 반절연성 기판에, 도펀트를 선택적으로 주입시켜, 에피택셜층을 절연성이 되게 함으로써, 화합물 반도체 기판을 형성할 수도 있다.
또한, 게이트 금속층을, 활성 영역과 쇼트키 접합을 이루는 단층 쇼트키성 재료층으로 형성할 수도 있다. 이와 달리, 게이트 금속층을, 도금법에 의해고도전율 금속층을 형성하는 경우에 하층으로 기능하는 저저항 금속층과 쇼트키성 재료층을 포함하는 다층으로 형성할 수도 있다. 쇼트키성 재료층으로서는, W, Ni, Ti, Pt, Mo 및/또는 WSi 로 형성된 층을 사용할 수 있다. 또, 저저항 금속층으로서는, Pt 및/또는 Au 의 층을 사용할 수 있다. 또한, 쇼트키성 재료층과 저저항 금속층 사이에, TiN 의 배리어층을, 형성할 수도 있다.
이하, 도 2a 내지 도 2l 및 도 3a 내지 도 3d 를 참조하여, 본 발명의 제 1 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기로 한다. 이 예에서, 도 2a 내지 도 2l 은 도 1 에 나타낸 선 A-A 를 따라 취한 전계 효과 트랜지스터의 단면도이고, 도 3a 내지 도 3d 는 도 1 에 나타낸 선 B-B 를 따라 취한 전계 효과 트랜지스터의 단면도를 나타낸 것이다.
먼저, 도 2a 에 나타낸 바와 같이, 반절연성 GaAs 기판 (1) 상에, 도핑되지 않은 GaAs 버퍼층 (2) 을, 400 ㎚ 의 막두께를 갖도록 MOCVD 법에 의해 형성한다. 다음으로, Si 도핑 n형 AlGaAs 채널층 (3) 을 50 ㎚ 의 막두께를 갖도록 형성한다. 그 후, Si 도핑 n형 GaAs 콘택층 (4) 을 100 ㎚ 의 막두께를 갖도록 형성한다. 이러한 방식으로, 이 3 층을 순차 성장시켜, 에피택셜 기판을 형성한다.
다음으로, 도 2b 에 나타낸 바와 같이, 게이트 핑거 전극이 형성될 영역에 개구부 (5) 를 갖도록 포토레지스트막 (5a) 을 형성한다. 그 후, 포토레지스트층 (5a) 을 마스크로 이용하는 RIE 법에 의해, n형 GaAs 콘택층 (4) 을 선택적으로 에칭 제거하여, 넓은 제 1 오목부를 형성한다.
다음으로, 도 2c 에 나타낸 바와 같이, 포토레지스트막 (5a) 을 제거한다. 다음으로, 실리콘산화막 (6) 을, 150 ㎚ 의 막두께를 갖도록 CVD 법에 의해 증착한다. 그 후, 포토레지스트막 (5b) 을 형성하여, 전계 효과 트랜지스터의 활성 영역으로 기능하는 영역을 도포한다. 포토레지스트막 (5b) 을 마스크로 이용해서, 붕소 이온을 주입시켜, 절연 분리막 (7) 을 형성한다. 따라서, 도 3a 에 나타낸 바와 같이, 절연 분리막 (7) 과 실리콘산화막 (6) 이 게이트 버스바 (102) 및 게이트 연장 전극 (103) 용의 영역에도 형성된다.
다음으로, 도 2d 에 나타낸 바와 같이, 포토레지스트막 (5b) 을 제거한 후, 게이트 개구부가 형성될 영역에 개구부를 갖도록, 포토레지스트막 (5c) 을 새로이 형성한다. 포토레지스트막 (5c) 을 마스크로 이용하는 RIE 법에 의해 실리콘산화막 (6) 을 선택적으로 제거한다. 그 후, 습식법으로, n형 AlGaAs 채널층 (3) 의 일부 표면을 제거하여, 제 2 오목부를 형성한다.
다음으로, 도 2e 에 나타낸 바와 같이, 포토레지스트막 (5c) 을 제거한다. 다음, 스퍼터링법으로, WSi 막을 100 ㎚ 의 막두께를 갖도록 형성하고, TiN 막을 100 ㎚ 의 막두께를 갖도록 형성한 후, Pt 막을 30 ㎚ 의 막두께를 갖도록 형성한다. 이러한 방식으로, 복수의 층이 순차 적층된 게이트 금속층 (8) 이 형성된다. 또한, 도 3a 에 나타낸 바와 같이, 게이트 금속층 (8) 은 게이트 버스바 (102) 및 게이트 연장 전극 (103) 상에 형성된다.
다음으로, 게이트 핑거 전극 (101), 게이트 버스바 (102) 및 게이트 연장 전극 (103) 을 포함하는 게이트 구조체를 위한 게이트 전극 형성 영역 상에 개구를갖도록, 포토레지스트막 (5d) 를 형성한다. 그 후, 포토레지스트막 (5d) 을 마스크로 이용하는 전해도금법에 의해, Au 층을 약 1 ㎛ 의 막두께를 갖도록 형성하여, 도 3a 에 나타낸 바와 같이, Au 도금막 (9) 을 형성한다.
다음으로, 도 2f 에 나타낸 바와 같이, 포토레지스트막 (5d) 을 제거한 후, 도 3b 에 나타낸 바와 같이, 포토레지스트막 (5e) 을 새로이 형성하여, 게이트 핑거 전극을 제외한 게이트 전극 및 저항부 형성 영역을 도포한다.
다음으로, Au 도금막 (9) 및 포토레지스트막 (5e) 을 마스크로 이용하는 이온 밀링법에 의해, Pt 막을 패터닝한다. 다음으로, RIE 법에 의해, TiN 막 및 WSi 막을 에칭한다. 이러한 방식으로, 도 3c 에 나타낸 바와 같이, 소정의 패턴을 갖도록 게이트 금속막 (8) 을 패터닝하여, 저항부 (108) 를 형성한다. 그 후, 포토레지스트막 (5e) 을 제거한다.
이 경우, 게이트 금속막 (8) 을 패터닝할 때, Au 도금막 (9) 은 포토레지스트막 (5e) 으로 도포된다. 이는 이온 밀링법과 RIE 법에 의해, Au 도금막 (9) 의 막두께가 감소되는 것을 방지하기 위해서이다. 리소그래피 기술의 관점에서, 포토레지스트막 (5e) 과 게이트 핑거 전극 (101) 사이의 변위 없이, 포토레지스트막 (5e) 으로 게이트 핑거 전극 (101) 을 도포하기는 어렵기 때문에, 게이트 핑거 전극 (101) 은 포토레지스트막 (5e) 으로 도포하지 않는다.
도 3d 는 도 3c 에 나타낸 부분의 부분 확대도를 나타낸 것이다. WSi 층 (8a), TiN 층 (8b), 및 Pt 층 (8c) 의 적층 구조를 갖도록, 저항부 (108) 를, 게이트 버스바 (102) 와 게이트 연장 전극 (103) 사이에 형성한다.
그 후, 도 2g 에 나타낸 바와 같이, 실리콘산화막 (10) 을, 보호막으로서 기능하도록, CVD 법에 의해 증착한다. 실리콘산화막 (6) 은 이후 설명에서 실리콘산화막 (10) 에 포함된다.
다음으로, 도 2h 에 나타낸 바와 같이, 오믹 전극 형성 영역 상에 개구를 갖도록, 포토레지스트막 (5f) 을 형성한다. 포토레지스트막 (5f) 을 마스크로 이용하여, 실리콘산화막 (10) 을 선택적으로 에칭시켜, 전극 윈도우를 형성한다. 그 후, 스퍼터링법에 의해, 8 ㎚ 의 Ni 층, 50 ㎚ 의 AuGe 막 및 250 ㎚ 의 Au 막을 적층하여, 오믹 금속막 (11) 을 형성한다.
다음으로, 오믹 금속층 (11) 의 잔여부를 리프트 오프 (lift off) 시키기 위해, 포토레지스트막 (5f) 을 제거한다. 그 후, CVD 법으로 전체 표면 상에, 실리콘산화막 (12) 을 표면 보호막으로서 기능하도록 증착한다. 실리콘산화막 (6) 및 실리콘산화막 (10) 은 이후 설명에서 실리콘산화막 (12) 에 포함됨에 유의해야 한다. 다음으로, 콘택홀 형성 영역 상에 개구를 갖도록, 포토레지스트막 (5g) 을 형성한다. 포토레지스트막 (5g) 을 마스크로 이용하는 RIE 법으로 실리콘산화막 (12) 을 선택적으로 제거한다. 따라서, 오믹 금속막의 표면이 노출된 콘택홀이 형성된다.
다음으로, 도 2j 에 나타낸 바와 같이, 포토레지스트막 (5g) 을 제거한다. 그 후, 스퍼터링법에 의해, Ti 막과 Pt 막을, 100 ㎚ 의 막두께를 갖도록 증착하여, 하부 배선층 (13) 을 형성한다. 그 후, 소오스/드레인 스트라입 전극을 포함하는 소오스/드레인 전극의 형성 영역에 개구를 갖도록, 포토레지스트막(5h) 을 형성한다. Au 층을, 약 2 ㎛ 의 막두께를 갖도록 전해도금법으로 도금시켜, Au 도금막 (14) 을 형성한다. 그 후, 포토레지스트막 (5h) 을 제거한다. Au 도금막을 마스크로 이용하여, Pt 막을 이온 밀링법에 의해 선택적으로 제거하고, Ti 층을 RIE 법에 의해 선택적으로 제거하여, 소오스 스트라입 전극 (106) 과 드레인 스트라입 전극 (104) 을 형성한다.
이상, 바람직한 실시예들을 설명하였다. 그러나, 본 발명은 이에 한정되지 않는다. 특허청구범위의 범주 및 원리내에서, 어떤 변경도 이루어질 수 있다.
또한, 본 발명은 MESFET 에 적용된다. 그러나, 본 발명은 HEMT 라 지칭되는 전계 효과 트랜지스터에 적용할 수도 있다.
또, 본 발명은 단일체인 전계 효과 트랜지스터 뿐만 아니라 반도체 집적 회로 장치 (MMIC) 상의 전계 효과 트랜지스터에도 적용할 수 있다. 본 발명을 MMIC 에 적용하는 경우, 도 2h 및 도 2j 에 나타낸 배선 형성 공정에서, 집적 회로 상의 또 다른 회로에 접속하기 위하여, 배선 패턴을 형성한다.
게이트 핑거 전극 및 게이트 연장 전극은, 활성 영역과 쇼트키 접촉하는 쇼트키성 재료층을 포함한 게이트 금속층 및 이 게이트 금속층 상에 형성된 고도전율 금속층으로 형성된다. 저항부는 게이트 금속층으로 형성된다.
상술한 바와 같이, 본 발명의 전계 효과 트랜지스터에 따르면, 밀리미터파 대역에서, 동작 안정화를 위한 저항부를, 게이트 금속을 이용하여 트랜지스터 형성 영역에 형성할 수 있다. 따라서, 소자 형성 영역이 작아져, 저항부가 트랜지스터 형성 영역에 제공된 종래예에 비해, 전계 효과 트랜지스터를 작은 크기로 구현할 수 있게 된다.
또한, 어떤 특별한 공정의 추가 없이, 저항부가 게이트 전극 형성 공정에서 형성될 수 있다. 따라서, 종래예에 비해, 공정수를 축소시킬 수 있고, 원가 절감을 도모할 수 있게 된다.

Claims (20)

  1. 활성 영역을 갖는 화합물 반도체 기판,
    상기 활성 영역 상에 형성된 게이트 핑거 전극,
    상기 게이트 핑거 전극을 사이에 끼우고 상기 활성 영역 상에 형성된 소오스 스트라입 전극 및 드레인 스트라입 전극,
    복수의 상기 게이트 핑거 전극이 공통으로 접속된 게이트 버스바,
    상기 게이트 버스바가 접속된 게이트 연장 전극,
    상기 소오스 스트라입 전극이 접속된 소오스 연장 전극,
    상기 드레인 스트라입 전극이 접속된 드레인 연장 전극, 및
    상기 게이트 버스바와 상기 게이트 연장 전극사이에 배치된 저항부를 구비하는 전계 효과 트랜지스터로서,
    상기 게이트 핑거 전극과 상기 게이트 버스바와 상기 게이트 연장 전극은 상기 활성 영역과 쇼트키 접촉하는 쇼트키성 재료층을 포함하는 게이트 금속층과 그 게이트 금속층상에 형성된 고도전율 금속층에 의해 형성되고, 상기 저항부가 게이트 금속층에 의해 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
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  5. 제 1 항에 있어서,
    상기 게이트 금속층은 상기 활성층과 쇼트키 접촉하는 쇼트키성 재료층 및 제 2 금속층의 적층 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 쇼트키성 재료층은 W, Ni, Ti, Pt, Mo 및 WSi 로 이루어진 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제 5 항에 있어서,
    상기 게이트 금속층은 상기 쇼트키성 재료층과 상기 제 2 금속층 사이에 형성된 배리어층을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제 7 항에 있어서,
    상기 배리어층은 TiN 으로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  9. 제 1 항 또는 제 5 항에 있어서,
    상기 화합물 반도체 기판은 GaAs 기판인 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 채널층과 콘택층을 갖는 반도체 기판 상에 소자 분리 절연막을 형성하는 단계,
    상기 채널층 상에 게이트 핑거 전극의 게이트 구조체를 형성하고, 상기 소자 분리 절연막 상에 게이트 버스바 및 게이트 연장 전극을 형성하는 단계,
    상기 게이트 구조체가 형성되는 동안, 상기 게이트 버스바와 상기 게이트 연장 전극 사이에 저항부를 형성하는 단계, 및
    상기 게이트 핑거 전극과 이격하여 상기 게이트 핑거 전극이 사이에 끼워지도록, 상기 콘택층 상에 소오스 스트라입 전극 및 드레인 스트라입 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 게이트 구조체를 형성하는 단계는,
    상기 채널층과 쇼트키 접촉하는 게이트 금속층을 형성하는 단계,
    상기 게이트 금속층 상에, 상기 게이트 핑거 전극, 상기 게이트 버스바 및상기 게이트 연장 전극용으로 제 1 금속층을 부분적으로 형성하는 단계, 및
    상기 게이트 핑거 전극, 상기 게이트 버스바, 상기 저항부 및 상기 게이트 연장 전극용으로 상기 게이트 금속층을 패터닝함으로써, 상기 저항부가 형성되는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 게이트 금속층을 형성하는 단계는,
    상기 채널층과 쇼트키 접촉하는 쇼트키성 재료층을 형성하는 단계, 및
    상기 쇼트키성 재료층 상에 제 2 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  13. 제 12 항에 있어서,
    상기 쇼트키성 재료층은 W, Ni, Ti, Pt, Mo 및 WSi 로 이루어진 군으로부터 선택된 재료로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  14. 제 12 항에 있어서,
    상기 쇼트키성 재료층과 상기 제 2 금속층 사이에 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  15. 제 14 항에 있어서,
    상기 배리어층은 TiN 으로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
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