JPH10335595A - 増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置 - Google Patents
増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置Info
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- JPH10335595A JPH10335595A JP10079210A JP7921098A JPH10335595A JP H10335595 A JPH10335595 A JP H10335595A JP 10079210 A JP10079210 A JP 10079210A JP 7921098 A JP7921098 A JP 7921098A JP H10335595 A JPH10335595 A JP H10335595A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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-
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
-
- H—ELECTRICITY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
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- H03F3/1935—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
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Abstract
(57)【要約】
【課題】 電源の低電圧化に対応でき、隣接チャネル漏
洩電力の条件を満足した上で、高効率、高耐圧かつ低コ
ストの増幅器用半導体素子、増幅器用半導体素子の製造
方法および増幅器用半導体装置を提供する。 【解決手段】 スレッシュホールド電圧Ｖｔｈがドレイ
ン電圧Ｖｄｒと、Ｖｄｒ≦ ｜Ｖｔｈ｜、なる関係を有
し、前記ドレイン電圧Ｖｄｒの範囲は、１．０Ｖ〜３．
５Ｖであり、前記スレッシュホールド電圧Ｖｔｈの範囲
は、−２．５Ｖ〜−４．５Ｖである増幅器用半導体素
子。
洩電力の条件を満足した上で、高効率、高耐圧かつ低コ
ストの増幅器用半導体素子、増幅器用半導体素子の製造
方法および増幅器用半導体装置を提供する。 【解決手段】 スレッシュホールド電圧Ｖｔｈがドレイ
ン電圧Ｖｄｒと、Ｖｄｒ≦ ｜Ｖｔｈ｜、なる関係を有
し、前記ドレイン電圧Ｖｄｒの範囲は、１．０Ｖ〜３．
５Ｖであり、前記スレッシュホールド電圧Ｖｔｈの範囲
は、−２．５Ｖ〜−４．５Ｖである増幅器用半導体素
子。
Description
【０００１】
【発明の属する技術分野】本発明は、線形増幅のための
増幅器用半導体素子、増幅器用半導体素子の製造方法及
び増幅器用半導体装置に関し、特に、イオン注入プロセ
スにより製造される増幅器用半導体素子、増幅器用半導
体素子の製造方法及び増幅器用半導体装置に関する。
増幅器用半導体素子、増幅器用半導体素子の製造方法及
び増幅器用半導体装置に関し、特に、イオン注入プロセ
スにより製造される増幅器用半導体素子、増幅器用半導
体素子の製造方法及び増幅器用半導体装置に関する。
【０００２】
【従来の技術】デジタル通信では、携帯端末、例えば携
帯電話機の通信時間の延長のため、高効率な線形増幅器
が必要とされている。この種の線形増幅器の一例とし
て、増幅器用半導体装置がある。
帯電話機の通信時間の延長のため、高効率な線形増幅器
が必要とされている。この種の線形増幅器の一例とし
て、増幅器用半導体装置がある。
【０００３】通信時の品質は、隣接チャネル漏洩電力で
決まる。従って、増幅器用半導体装置は、効率がいくら
高くても隣接チャネル漏洩電力が規定値以上の場合には
使用することができない。
決まる。従って、増幅器用半導体装置は、効率がいくら
高くても隣接チャネル漏洩電力が規定値以上の場合には
使用することができない。
【０００４】図１９は、隣接チャネル漏洩電力の物理的
意味を説明するためのグラフを示す。隣接チャネル漏洩
電力は、変調波信号を増幅したときの帯域外への信号の
漏れ込みを評価するパラメータである。隣接チャネル漏
洩電力は、規定値を超えると隣のチャネルでの通信を妨
害する。このため、隣のチャネルでの通信を妨害するこ
とのない高品質の通信を行うためには、隣接チャネル漏
洩電力を規定値以下に抑制する必要がある。増幅器用半
導体装置には、高周波動作に適したＨＥＭＴ（Ｈｉｇｈ
Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉ
ｓｔｏｒ）やＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ）が用いられている。
意味を説明するためのグラフを示す。隣接チャネル漏洩
電力は、変調波信号を増幅したときの帯域外への信号の
漏れ込みを評価するパラメータである。隣接チャネル漏
洩電力は、規定値を超えると隣のチャネルでの通信を妨
害する。このため、隣のチャネルでの通信を妨害するこ
とのない高品質の通信を行うためには、隣接チャネル漏
洩電力を規定値以下に抑制する必要がある。増幅器用半
導体装置には、高周波動作に適したＨＥＭＴ（Ｈｉｇｈ
Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉ
ｓｔｏｒ）やＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ）が用いられている。
【０００５】携帯端末には一層の小型化及び軽量化が要
請されているため、電池の小型化が年々進められてい
る。電池の小型化に対応するため、増幅器用半導体装置
の動作電圧（ドレイン電圧）は低下している。
請されているため、電池の小型化が年々進められてい
る。電池の小型化に対応するため、増幅器用半導体装置
の動作電圧（ドレイン電圧）は低下している。
【０００６】増幅器用半導体素子の高性能化を図るため
には、増幅器用半導体素子の電気特性の劣化を招く寄生
成分を低減する必要がある。
には、増幅器用半導体素子の電気特性の劣化を招く寄生
成分を低減する必要がある。
【０００７】増幅器用半導体素子では、ｎ層（以下「動
作層」ともいう）は、耐圧特性に影響を与えるショート
チャネル効果を抑制するため、およびゲートバイアスに
よる動作層の電流遮断特性を考慮し、浅く形成される。
一方、ｎ＋層を浅く形成するための技術は、ドーピング
が表面に近づく程、制御性が悪くなるため、現在のとこ
ろ確立されていない。このため、一般に増幅器用半導体
素子ではｎ層はｎ＋層に比べて浅く形成される。
作層」ともいう）は、耐圧特性に影響を与えるショート
チャネル効果を抑制するため、およびゲートバイアスに
よる動作層の電流遮断特性を考慮し、浅く形成される。
一方、ｎ＋層を浅く形成するための技術は、ドーピング
が表面に近づく程、制御性が悪くなるため、現在のとこ
ろ確立されていない。このため、一般に増幅器用半導体
素子ではｎ層はｎ＋層に比べて浅く形成される。
【０００８】電界効果トランジスタ（以下「ＦＥＴ」と
もいう）を高出力の増幅器用半導体素子に応用するため
には、ゲート電極とドレイン電極との間の耐圧が大きい
事が必要である。ゲート電極とドレイン電極とを充分に
離すことによって、ゲート電極とドレイン電極との間の
耐圧を大きくすることができる。しかし、ゲート電極と
ドレイン電極とを充分に離すと、寄生抵抗が増大するの
で増幅器用半導体素子の電気特性の劣化を招く。ゲート
電極とドレイン電極とを離すことなく、ゲート電極とド
レイン電極との間の耐圧を大きくする手法としては、特
開平３−２３３９４２号公報に記載されているように、
動作層に段差を設け、ソース電極およびゲート電極を段
差の上面に配置し、ドレイン電極を段差の下面に配置す
る手法が知られている。また、ゲート電極とドレイン電
極との間の動作層の一部を高抵抗化する手法が知られて
いる。
もいう）を高出力の増幅器用半導体素子に応用するため
には、ゲート電極とドレイン電極との間の耐圧が大きい
事が必要である。ゲート電極とドレイン電極とを充分に
離すことによって、ゲート電極とドレイン電極との間の
耐圧を大きくすることができる。しかし、ゲート電極と
ドレイン電極とを充分に離すと、寄生抵抗が増大するの
で増幅器用半導体素子の電気特性の劣化を招く。ゲート
電極とドレイン電極とを離すことなく、ゲート電極とド
レイン電極との間の耐圧を大きくする手法としては、特
開平３−２３３９４２号公報に記載されているように、
動作層に段差を設け、ソース電極およびゲート電極を段
差の上面に配置し、ドレイン電極を段差の下面に配置す
る手法が知られている。また、ゲート電極とドレイン電
極との間の動作層の一部を高抵抗化する手法が知られて
いる。
【０００９】
【発明が解決しようとする課題】しかし、電源の低電圧
化により増幅器用半導体素子の動作電圧（ドレイン電
圧）が低くなると、スレッシュホールド電圧若しくはピ
ンチオフ電圧の絶対値が小さくなる。例えば、１９９３
年電子情報通信学会秋季大会Ｃ‐３７６「低電圧・単一
電源動作可能な１．９ＧＨｚ帯電力増幅用ＷＮｘ／Ｗセ
ルフアラインゲートＧａＡｓＭＥＳＦＥＴ」に示される
例では、動作電圧２．７Ｖに対してスレッシュホールド
電圧＞-１Ｖ（絶対値で１Ｖ未満）と記述されている。
化により増幅器用半導体素子の動作電圧（ドレイン電
圧）が低くなると、スレッシュホールド電圧若しくはピ
ンチオフ電圧の絶対値が小さくなる。例えば、１９９３
年電子情報通信学会秋季大会Ｃ‐３７６「低電圧・単一
電源動作可能な１．９ＧＨｚ帯電力増幅用ＷＮｘ／Ｗセ
ルフアラインゲートＧａＡｓＭＥＳＦＥＴ」に示される
例では、動作電圧２．７Ｖに対してスレッシュホールド
電圧＞-１Ｖ（絶対値で１Ｖ未満）と記述されている。
【００１０】ここでピンチオフ電圧とは、微少ソース・
ドレイン電流が流れる際のゲートバイアスＶｇを意味す
る。ピンチオフ電圧の値は、ソース・ドレイン電流の設
定によっては、スレッシュホールド電圧Ｖｔｈの値とほ
ぼ同じ値である。リーク電流が大きくなるイオン注入条
件では、いくらゲート電圧をかけてもソース・ドレイン
電流の遮断が不可能になるので、ピンチオフ電圧の適当
な値は得られない。
ドレイン電流が流れる際のゲートバイアスＶｇを意味す
る。ピンチオフ電圧の値は、ソース・ドレイン電流の設
定によっては、スレッシュホールド電圧Ｖｔｈの値とほ
ぼ同じ値である。リーク電流が大きくなるイオン注入条
件では、いくらゲート電圧をかけてもソース・ドレイン
電流の遮断が不可能になるので、ピンチオフ電圧の適当
な値は得られない。
【００１１】低コストな増幅器用半導体素子を提供する
ためには、高価なエピタキシャルウエハを用いるより
も、イオン注入プロセスを用いることが望ましいけれど
も、イオン注入プロセスを用いると、高効率な増幅器用
半導体素子を得ることが困難となるという課題が生じ
る。即ち、１９９３年電子情報通信学会秋季大会Ｃ‐３
７６「低電圧・単一電源動作可能な１．９ＧＨｚ帯電力
増幅用ＷＮｘ／ＷセルフアラインゲートＧａＡｓＭＥＳ
ＦＥＴ」に報告されているように、ドレイン電圧１Ｖで
は３０％、ドレイン電圧３Ｖでは５０％を超えるような
高効率な増幅器用半導体素子を得ることは非常に困難で
ある。
ためには、高価なエピタキシャルウエハを用いるより
も、イオン注入プロセスを用いることが望ましいけれど
も、イオン注入プロセスを用いると、高効率な増幅器用
半導体素子を得ることが困難となるという課題が生じ
る。即ち、１９９３年電子情報通信学会秋季大会Ｃ‐３
７６「低電圧・単一電源動作可能な１．９ＧＨｚ帯電力
増幅用ＷＮｘ／ＷセルフアラインゲートＧａＡｓＭＥＳ
ＦＥＴ」に報告されているように、ドレイン電圧１Ｖで
は３０％、ドレイン電圧３Ｖでは５０％を超えるような
高効率な増幅器用半導体素子を得ることは非常に困難で
ある。
【００１２】電源の低電圧化に対応すべく、増幅器用半
導体素子の低電圧動作の改良が種々試みられている。線
形動作が必要な増幅器用半導体素子では、隣接チャネル
漏洩電力の規定値によって一方的に動作条件が定められ
るので、単にＦＥＴの効率を向上させるだけでは、隣接
チャネル漏洩電力が規定値以下にならないという課題が
生じる。
導体素子の低電圧動作の改良が種々試みられている。線
形動作が必要な増幅器用半導体素子では、隣接チャネル
漏洩電力の規定値によって一方的に動作条件が定められ
るので、単にＦＥＴの効率を向上させるだけでは、隣接
チャネル漏洩電力が規定値以下にならないという課題が
生じる。
【００１３】隣接チャネル漏洩電力は、増幅信号が線形
領域から外れて歪む事によって発生すると考えられてい
る。隣接チャネル漏洩電力の大きさと一義的な関係をも
つデバイスのパラメータは、今のところ定かではないと
いう課題がある。
領域から外れて歪む事によって発生すると考えられてい
る。隣接チャネル漏洩電力の大きさと一義的な関係をも
つデバイスのパラメータは、今のところ定かではないと
いう課題がある。
【００１４】例えば、ＩＥＩＣＥ Ｔｒａｎｓ．Ｅｌｅ
ｃｔｏｒｏｎ．，Ｖｏｌ．Ｅ７８Ｃ，Ｎｏ９，ｐｐ１２
４１−１２４５，ｓｅｐ．１９９５，では、トランスコ
ンダクタンスｇｍのゲートバイアスＶｇへの依存性がフ
ラットであればあるほど、５次高調波が圧縮され、線形
性が良好になると述べられているが、実際の増幅器用半
導体素子の動作点におけるトランスコンダクタンスｇｍ
は、必ずしもフラットではない。トランスコンダクタン
スｇｍのゲートバイアスＶｇへの依存性がフラットであ
ればあるほど、線形性が実際に良好になるか否かは不明
である。
ｃｔｏｒｏｎ．，Ｖｏｌ．Ｅ７８Ｃ，Ｎｏ９，ｐｐ１２
４１−１２４５，ｓｅｐ．１９９５，では、トランスコ
ンダクタンスｇｍのゲートバイアスＶｇへの依存性がフ
ラットであればあるほど、５次高調波が圧縮され、線形
性が良好になると述べられているが、実際の増幅器用半
導体素子の動作点におけるトランスコンダクタンスｇｍ
は、必ずしもフラットではない。トランスコンダクタン
スｇｍのゲートバイアスＶｇへの依存性がフラットであ
ればあるほど、線形性が実際に良好になるか否かは不明
である。
【００１５】増幅器用半導体素子の高耐圧化のためにＦ
ＥＴの動作層に段差を設けると、増幅器用半導体素子の
製造工程が複雑化する。またＦＥＴの動作層の一部を高
抵抗化すると、増幅器用半導体素子を作成する際の安定
性に課題が生じる。
ＥＴの動作層に段差を設けると、増幅器用半導体素子の
製造工程が複雑化する。またＦＥＴの動作層の一部を高
抵抗化すると、増幅器用半導体素子を作成する際の安定
性に課題が生じる。
【００１６】本発明の目的は、低電圧電源の下で隣接チ
ャネル漏洩電力を規定値以下に抑制した上で、高効率で
動作することができ、かつ低コストで製造することがで
きる増幅器用半導体素子、増幅器用半導体素子の製造方
法および増幅器用半導体装置を提供することにある。
ャネル漏洩電力を規定値以下に抑制した上で、高効率で
動作することができ、かつ低コストで製造することがで
きる増幅器用半導体素子、増幅器用半導体素子の製造方
法および増幅器用半導体装置を提供することにある。
【００１７】本発明の他の目的は、高耐圧の増幅器用半
導体素子、増幅器用半導体素子の製造方法および増幅器
用半導体装置を提供することにある。
導体素子、増幅器用半導体素子の製造方法および増幅器
用半導体装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明に係る増幅器用半
導体素子は、スレッシュホールド電圧Ｖｔｈが動作電圧
と所定の関係を有する電界効果トランジスタを含んでい
る。これにより上記目的が達成される。
導体素子は、スレッシュホールド電圧Ｖｔｈが動作電圧
と所定の関係を有する電界効果トランジスタを含んでい
る。これにより上記目的が達成される。
【００１９】前記動作電圧は、ドレイン電圧Ｖｄｒであ
り、前記所定の関係は、Ｖｄｒ ≦｜Ｖｔｈ｜なる関係
を含んでいてもよい。
り、前記所定の関係は、Ｖｄｒ ≦｜Ｖｔｈ｜なる関係
を含んでいてもよい。
【００２０】前記ドレイン電圧Ｖｄｒの範囲は、１．０
Ｖ〜３．５Ｖであり、前記スレッシュホールド電圧Ｖｔ
ｈの範囲は、−２．５Ｖ〜−４．５Ｖであってもよい。
Ｖ〜３．５Ｖであり、前記スレッシュホールド電圧Ｖｔ
ｈの範囲は、−２．５Ｖ〜−４．５Ｖであってもよい。
【００２１】前記所定の関係は、Ｖｄｒ ≦ ４｜Ｖｔ
ｈ｜ − ９なる関係をさらに含んでいてもよい。
ｈ｜ − ９なる関係をさらに含んでいてもよい。
【００２２】前記増幅器用半導体素子は、基板と、前記
基板の表面に形成されたｎ層と、前記ｎ層の両側に形成
されたｎ＋層とを有しており、前記ｎ層の前記基板の表
面からの深さは、前記ｎ＋層の前記基板の表面からの深
さよりも深くてもよい。
基板の表面に形成されたｎ層と、前記ｎ層の両側に形成
されたｎ＋層とを有しており、前記ｎ層の前記基板の表
面からの深さは、前記ｎ＋層の前記基板の表面からの深
さよりも深くてもよい。
【００２３】前記ｎ層は、前記ｎ＋層の下側に延伸して
形成されていてもよい。
形成されていてもよい。
【００２４】前記増幅器用半導体素子は、基板と、前記
基板の表面に形成されたｎ層と、前記ｎ層の両側に形成
されたｎ＋層とを有しており、前記ｎ層のイオン注入プ
ロファイルピーク位置は、前記ｎ＋層のイオン注入プロ
ファイルピーク位置よりも深くてもよい。
基板の表面に形成されたｎ層と、前記ｎ層の両側に形成
されたｎ＋層とを有しており、前記ｎ層のイオン注入プ
ロファイルピーク位置は、前記ｎ＋層のイオン注入プロ
ファイルピーク位置よりも深くてもよい。
【００２５】前記ｎ層のイオン注入プロファイルピーク
位置は、前記ｎ＋層のイオン注入プロファイルピーク位
置よりも、０．０４μｍ〜０．１０μｍ深くてもよい。
位置は、前記ｎ＋層のイオン注入プロファイルピーク位
置よりも、０．０４μｍ〜０．１０μｍ深くてもよい。
【００２６】本発明に係る増幅器半導体素子の製造方法
は、スレッシュホールド電圧Ｖｔｈが動作電圧と所定の
関係を有するように、前記スレッシュホールド電圧Ｖｔ
ｈを制御する第１工程を包含する。これにより上記目的
が達成される。
は、スレッシュホールド電圧Ｖｔｈが動作電圧と所定の
関係を有するように、前記スレッシュホールド電圧Ｖｔ
ｈを制御する第１工程を包含する。これにより上記目的
が達成される。
【００２７】前記動作電圧は、ドレイン電圧Ｖｄｒであ
り、前記所定の関係は、Ｖｄｒ ≦｜Ｖｔｈ｜なる関係
を含んでいてもよい。
り、前記所定の関係は、Ｖｄｒ ≦｜Ｖｔｈ｜なる関係
を含んでいてもよい。
【００２８】前記ドレイン電圧Ｖｄｒの範囲は、１．０
Ｖ〜３．５Ｖであり、前記スレッシュホールド電圧Ｖｔ
ｈの範囲は、−２．５Ｖ〜−４．５Ｖであってもよい。
Ｖ〜３．５Ｖであり、前記スレッシュホールド電圧Ｖｔ
ｈの範囲は、−２．５Ｖ〜−４．５Ｖであってもよい。
【００２９】前記所定の関係は、Ｖｄｒ ≦ ４｜Ｖｔ
ｈ｜ − ９なる関係をさらに含んでいてもよい。
ｈ｜ − ９なる関係をさらに含んでいてもよい。
【００３０】前記増幅器用半導体素子は、基板と、前記
基板の表面に形成されたｎ層と、前記ｎ層の両側に形成
されたｎ＋層とを有しており、前記第１工程は、前記基
板上に第１所定条件でイオンを注入して前記ｎ層を形成
する第２工程を包含してもよい。
基板の表面に形成されたｎ層と、前記ｎ層の両側に形成
されたｎ＋層とを有しており、前記第１工程は、前記基
板上に第１所定条件でイオンを注入して前記ｎ層を形成
する第２工程を包含してもよい。
【００３１】前記第１所定条件は、イオン注入量２．７
×１０12〜４．０×１０12でイオンを注入する条件を含
んでいてもよい。
×１０12〜４．０×１０12でイオンを注入する条件を含
んでいてもよい。
【００３２】前記第１工程は、前記基板上に第２所定条
件でイオンを注入して前記ｎ＋層を形成する第３工程を
さらに包含しており、前記第１所定条件は、加速エネル
ギーが１００ｋｅＶ〜１５０ｋｅＶの範囲でイオンを注
入する条件を含んでおり、前記第２所定条件は、加速エ
ネルギーが５０ｋｅＶ〜８０ｋｅＶの範囲でイオンを注
入する条件を含んでいてもよい。
件でイオンを注入して前記ｎ＋層を形成する第３工程を
さらに包含しており、前記第１所定条件は、加速エネル
ギーが１００ｋｅＶ〜１５０ｋｅＶの範囲でイオンを注
入する条件を含んでおり、前記第２所定条件は、加速エ
ネルギーが５０ｋｅＶ〜８０ｋｅＶの範囲でイオンを注
入する条件を含んでいてもよい。
【００３３】本発明に係る増幅器用半導体装置は、請求
項１に記載の増幅器用半導体素子を複数個備えており、
前記増幅器用半導体素子のそれぞれはゲート、ソースお
よびドレインを有しており、前記増幅器用半導体素子の
前記ゲートに接続された整合回路をさらに備えている。
これにより上記目的が達成される。
項１に記載の増幅器用半導体素子を複数個備えており、
前記増幅器用半導体素子のそれぞれはゲート、ソースお
よびドレインを有しており、前記増幅器用半導体素子の
前記ゲートに接続された整合回路をさらに備えている。
これにより上記目的が達成される。
【００３４】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。
明の実施の形態を説明する。
【００３５】図１は、増幅器用半導体素子ＦＥＴ１の構
成を示す。増幅器用半導体素子ＦＥＴ１は、半絶縁性Ｇ
ａＡｓ基板２０を備えている。半絶縁性ＧａＡｓ基板２
０の表層部には、ｎ層１が形成されている。ｎ層１の両
側にはｎ＋層２が形成されている。ｎ層１の上にはゲー
ト電極７が形成されている。ゲート電極７を挟むように
して、ｎ＋層２の上に多層電極５が形成されている。多
層電極５は、Ａｕ／Ｎｉ／Ａｕ−Ｇｅから形成されてい
る。多層電極５の上にはソース電極パッド１１ｓ及びド
レイン電極パッド１１ｄを含む給電電極１１が形成され
ている。ｎ＋層２の両側には、半絶縁性ＧａＡｓ基板２
０の上に絶縁膜としてＳｉＮ層３が形成されている。Ｓ
ｉＮ層３の上には絶縁膜としてＳｉＮ層８が形成されて
いる。
成を示す。増幅器用半導体素子ＦＥＴ１は、半絶縁性Ｇ
ａＡｓ基板２０を備えている。半絶縁性ＧａＡｓ基板２
０の表層部には、ｎ層１が形成されている。ｎ層１の両
側にはｎ＋層２が形成されている。ｎ層１の上にはゲー
ト電極７が形成されている。ゲート電極７を挟むように
して、ｎ＋層２の上に多層電極５が形成されている。多
層電極５は、Ａｕ／Ｎｉ／Ａｕ−Ｇｅから形成されてい
る。多層電極５の上にはソース電極パッド１１ｓ及びド
レイン電極パッド１１ｄを含む給電電極１１が形成され
ている。ｎ＋層２の両側には、半絶縁性ＧａＡｓ基板２
０の上に絶縁膜としてＳｉＮ層３が形成されている。Ｓ
ｉＮ層３の上には絶縁膜としてＳｉＮ層８が形成されて
いる。
【００３６】ｎ層１の半絶縁性ＧａＡｓ基板２０の表面
からの深さｈｎは、ｎ＋層２の半絶縁性ＧａＡｓ基板２
０の表面からの深さｈｎ＋よりも深い。ｎ層１は、ｎ＋
層２の下側に延伸して形成されている。
からの深さｈｎは、ｎ＋層２の半絶縁性ＧａＡｓ基板２
０の表面からの深さｈｎ＋よりも深い。ｎ層１は、ｎ＋
層２の下側に延伸して形成されている。
【００３７】図２Ａは、増幅器用半導体素子ＦＥＴ１の
平面図を示す。図２Ａにおいて、図１に示される要素と
同一の要素には同一の参照符号を付し、その説明を省略
する。増幅器用半導体素子ＦＥＴ１は、ゲート電極パッ
ド７ａをさらに備えている。ゲートフィンガー幅ｗｇに
ついては後述する。
平面図を示す。図２Ａにおいて、図１に示される要素と
同一の要素には同一の参照符号を付し、その説明を省略
する。増幅器用半導体素子ＦＥＴ１は、ゲート電極パッ
ド７ａをさらに備えている。ゲートフィンガー幅ｗｇに
ついては後述する。
【００３８】図２Ｂは、増幅器用半導体素子の変形例の
構成を示す。増幅器用半導体素子ＦＥＴ１Ａでは、ゲー
ト電極７がマルチフィンガーのレイアウトを有してい
る。ゲートフィンガー幅ｗｇについては後述する。
構成を示す。増幅器用半導体素子ＦＥＴ１Ａでは、ゲー
ト電極７がマルチフィンガーのレイアウトを有してい
る。ゲートフィンガー幅ｗｇについては後述する。
【００３９】図３は、増幅器用半導体素子ＦＥＴ１の製
造方法のフローチャートを示す。図４Ａ〜図４Ｊは、増
幅器用半導体素子ＦＥＴ１の製造方法を説明する断面図
を示す。
造方法のフローチャートを示す。図４Ａ〜図４Ｊは、増
幅器用半導体素子ＦＥＴ１の製造方法を説明する断面図
を示す。
【００４０】Ｓ１で、図４Ａに示されるように、半絶縁
性ＧａＡｓ基板２０上にレジストパターン２１が形成さ
れる。レジストパターン２１を利用して、加速電圧１Ｏ
ＯＫｅＶ、イオン注入量２．７×１０12ｃｍ-2〜４．０
×１０12ｃｍ-2で、Ｓｉイオンが注入され、ｎ層１が形
成される。
性ＧａＡｓ基板２０上にレジストパターン２１が形成さ
れる。レジストパターン２１を利用して、加速電圧１Ｏ
ＯＫｅＶ、イオン注入量２．７×１０12ｃｍ-2〜４．０
×１０12ｃｍ-2で、Ｓｉイオンが注入され、ｎ層１が形
成される。
【００４１】Ｓ２で、図４Ｂに示されるように、ｎ層１
の中央部の表面上にレジストパターン２２が形成され
る。レジストパターン２１及び２２を利用して、加速電
圧５０ＫｅＶ、注入量２×１０13ｃｍ-2及び加速電圧８
０ＫｅＶ、注入量３×１０13ｃｍ-2で、Ｓｉイオンが２
段注入により注入され、ｎ層１の両側にｎ＋層２が形成
される。ｎ層１を形成するためのイオン注入の加速電圧
１００ＫｅＶは、ｎ＋層２を形成するための加速電圧５
０ＫｅＶおよび８０ＫｅＶよりも大きいので、ｎ層１の
ＧａＡｓ基板２０の表面からの深さｈｎは、ｎ＋層２の
ＧａＡｓ基板２０の表面からの深さｈｎ＋よりも深くな
る。ｎ層１の深さｈｎはｎ＋層２の深さｈｎ＋よりも深
いので、図４Ｂに示されるように、ｎ層１はｎ＋層２の
下側に延伸して形成される。
の中央部の表面上にレジストパターン２２が形成され
る。レジストパターン２１及び２２を利用して、加速電
圧５０ＫｅＶ、注入量２×１０13ｃｍ-2及び加速電圧８
０ＫｅＶ、注入量３×１０13ｃｍ-2で、Ｓｉイオンが２
段注入により注入され、ｎ層１の両側にｎ＋層２が形成
される。ｎ層１を形成するためのイオン注入の加速電圧
１００ＫｅＶは、ｎ＋層２を形成するための加速電圧５
０ＫｅＶおよび８０ＫｅＶよりも大きいので、ｎ層１の
ＧａＡｓ基板２０の表面からの深さｈｎは、ｎ＋層２の
ＧａＡｓ基板２０の表面からの深さｈｎ＋よりも深くな
る。ｎ層１の深さｈｎはｎ＋層２の深さｈｎ＋よりも深
いので、図４Ｂに示されるように、ｎ層１はｎ＋層２の
下側に延伸して形成される。
【００４２】Ｓ３で、図４Ｃに示されるように、アニー
ルにより活性化が行われた後、ｐ−ＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によっ
てＳｉＮ層３が形成される。本実施の形態では、ＳｉＮ
層３の厚みは３００ｎｍである。Ｓ４で、図４Ｄに示さ
れるように、フォトリソグラフィ技術によりオーミック
電極レジストパターン４が形成される。露出したＳｉＮ
層３が５％のＨＦを用いてエッチングされ、ＧａＡｓ面
が露出する。Ｓ５で、図４Ｅに示されるように、Ａｕ−
Ｇｅ、Ｎｉ、Ａｕがこの順番でそれぞれ１００ｎｍ、２
０ｎｍ、１００ｎｍの厚みになるように蒸着され、Ａｕ
／Ｎｉ／Ａｕ−Ｇｅ多層電極５が形成される。４００°
Ｃで２分のアロイ処理によりオーミック接触が形成さ
れ、ソース電極およびドレイン電極が形成される。次に
フォトリソグラフィ技術により、ゲート電極レジストパ
ターン６が形成される。露出したＳｉＮ層３が５％のＨ
Ｆによりエッチングされ、ＧａＡｓ面が露出する。
ルにより活性化が行われた後、ｐ−ＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によっ
てＳｉＮ層３が形成される。本実施の形態では、ＳｉＮ
層３の厚みは３００ｎｍである。Ｓ４で、図４Ｄに示さ
れるように、フォトリソグラフィ技術によりオーミック
電極レジストパターン４が形成される。露出したＳｉＮ
層３が５％のＨＦを用いてエッチングされ、ＧａＡｓ面
が露出する。Ｓ５で、図４Ｅに示されるように、Ａｕ−
Ｇｅ、Ｎｉ、Ａｕがこの順番でそれぞれ１００ｎｍ、２
０ｎｍ、１００ｎｍの厚みになるように蒸着され、Ａｕ
／Ｎｉ／Ａｕ−Ｇｅ多層電極５が形成される。４００°
Ｃで２分のアロイ処理によりオーミック接触が形成さ
れ、ソース電極およびドレイン電極が形成される。次に
フォトリソグラフィ技術により、ゲート電極レジストパ
ターン６が形成される。露出したＳｉＮ層３が５％のＨ
Ｆによりエッチングされ、ＧａＡｓ面が露出する。
【００４３】Ｓ６で、図４Ｆに示されるように、Ｔｉ、
Ｐｔ、Ａｕがこの順番でそれぞれ１００ｎｍ、１００ｎ
ｍ、１００ｎｍの厚みになるように蒸着され、リフトオ
フ法によってＡｕ／Ｐｔ／Ｔｉゲート電極７が形成され
る。Ｓ７で、図４Ｇに示されるように、ＳｉＮ層８がｐ
−ＣＶＤ法により２００ｎｍの厚みで堆積する。Ｓ８
で、図４Ｈに示されるように、フォトリソグラフィ技術
により、コンタクトホールレジストパターン９が形成さ
れる。ＳｉＮ層８の露出した部分が５％のＨＦを用いて
エッチングされ、Ａｕ／Ｎｉ／Ａｕ−Ｇｅ多層電極５の
上部及びゲート電極７の給電点が露出する。Ｓ９で、図
４Ｉに示されるように、レジストパターン９が剥離し、
給電電極レジストパターン１０がフォトリソグラフィに
よって形成される。Ｔｉ、Ａｕが、この順番でそれぞれ
１００ｎｍ、１０００ｎｍの厚みになるように蒸着され
る。Ｓ１０で、図４Ｊに示されるように、リフトオフ法
によって給電電極１１が形成される。給電電極１１は、
ソース電極パッド１１ｓ及びドレイン電極パッド１１ｄ
を含む。
Ｐｔ、Ａｕがこの順番でそれぞれ１００ｎｍ、１００ｎ
ｍ、１００ｎｍの厚みになるように蒸着され、リフトオ
フ法によってＡｕ／Ｐｔ／Ｔｉゲート電極７が形成され
る。Ｓ７で、図４Ｇに示されるように、ＳｉＮ層８がｐ
−ＣＶＤ法により２００ｎｍの厚みで堆積する。Ｓ８
で、図４Ｈに示されるように、フォトリソグラフィ技術
により、コンタクトホールレジストパターン９が形成さ
れる。ＳｉＮ層８の露出した部分が５％のＨＦを用いて
エッチングされ、Ａｕ／Ｎｉ／Ａｕ−Ｇｅ多層電極５の
上部及びゲート電極７の給電点が露出する。Ｓ９で、図
４Ｉに示されるように、レジストパターン９が剥離し、
給電電極レジストパターン１０がフォトリソグラフィに
よって形成される。Ｔｉ、Ａｕが、この順番でそれぞれ
１００ｎｍ、１０００ｎｍの厚みになるように蒸着され
る。Ｓ１０で、図４Ｊに示されるように、リフトオフ法
によって給電電極１１が形成される。給電電極１１は、
ソース電極パッド１１ｓ及びドレイン電極パッド１１ｄ
を含む。
【００４４】前述した製造方法により製造された増幅器
用半導体素子ＦＥＴ１は、図１及び図４Ｊに示されるよ
うに、下記の寸法値を有している。
用半導体素子ＦＥＴ１は、図１及び図４Ｊに示されるよ
うに、下記の寸法値を有している。
【００４５】ゲート長ａ＝０．８μｍ ゲート幅＝４ｍｍ ソース電極とドレイン電極の間隔ｂ＝３μｍ ソース側のｎ+層２のエッジとゲート電極端との間の距
離ｄ＝０．５μｍ ゲート電極端とドレイン電極側のｎ+層２のエッジとの
間の距離ｃ＝１μｍ 図５は、増幅器用半導体素子ＦＥＴ１におけるピンチオ
フ電圧Ｖｐとスレッシュホールド電圧Ｖｔｈとの間の関
係を示す。本実施の形態ではピンチオフ電圧Ｖｐは、ソ
ース・ドレイン電流を、ゲート幅Ｗｇ＝１ｍｍあたり５
０μＡの微少電流に制御できる時のゲートバイアスＶｇ
を示す。図５に示されるように、スレッシュホールド電
圧Ｖｔｈが−４．５Ｖ以上−１Ｖ以下の時は、ピンチオ
フ電圧Ｖｐは、スレッシュホールド電圧Ｖｔｈとほぼ同
じである。スレッシュホールド電圧Ｖｔｈが−４．５Ｖ
以下になると、ソース・ドレイン電流の遮断が不可能に
なるので、ピンチオフ電圧の適当な値は得られない。
離ｄ＝０．５μｍ ゲート電極端とドレイン電極側のｎ+層２のエッジとの
間の距離ｃ＝１μｍ 図５は、増幅器用半導体素子ＦＥＴ１におけるピンチオ
フ電圧Ｖｐとスレッシュホールド電圧Ｖｔｈとの間の関
係を示す。本実施の形態ではピンチオフ電圧Ｖｐは、ソ
ース・ドレイン電流を、ゲート幅Ｗｇ＝１ｍｍあたり５
０μＡの微少電流に制御できる時のゲートバイアスＶｇ
を示す。図５に示されるように、スレッシュホールド電
圧Ｖｔｈが−４．５Ｖ以上−１Ｖ以下の時は、ピンチオ
フ電圧Ｖｐは、スレッシュホールド電圧Ｖｔｈとほぼ同
じである。スレッシュホールド電圧Ｖｔｈが−４．５Ｖ
以下になると、ソース・ドレイン電流の遮断が不可能に
なるので、ピンチオフ電圧の適当な値は得られない。
【００４６】このように、スレッシュホールド電圧Ｖｔ
ｈが−４．５Ｖ以下になると、ゲート電圧によってソー
ス・ドレイン電流を制御することができない。増幅器用
半導体素子ＦＥＴ１においてゲート電圧によりソース・
ドレイン電流を制御するためには、スレッシュホールド
電圧Ｖｔｈは−４．５Ｖ以上の値に設定される必要があ
る。
ｈが−４．５Ｖ以下になると、ゲート電圧によってソー
ス・ドレイン電流を制御することができない。増幅器用
半導体素子ＦＥＴ１においてゲート電圧によりソース・
ドレイン電流を制御するためには、スレッシュホールド
電圧Ｖｔｈは−４．５Ｖ以上の値に設定される必要があ
る。
【００４７】なお、ゲート幅Ｗｇは、図２Ａおよび図２
Ｂを参照して前述したゲートフィンガー幅ｗｆ、フィン
ガー数ｎｆを用いて、（数１）により計算される。
Ｂを参照して前述したゲートフィンガー幅ｗｆ、フィン
ガー数ｎｆを用いて、（数１）により計算される。
【００４８】
【数１】Ｗｇ ＝ ｗｆ × ｎｆ 例えば、図２Ｂに示されるマルチフィンガーのレイアウ
トを有するゲートにおいて、フィンガー数ｎｆが１０本
であり、ゲートフィンガー幅ｗｆが４００μｍの場合に
は、ゲート幅Ｗｇは（数２）のように計算される。
トを有するゲートにおいて、フィンガー数ｎｆが１０本
であり、ゲートフィンガー幅ｗｆが４００μｍの場合に
は、ゲート幅Ｗｇは（数２）のように計算される。
【００４９】
【数２】ゲート幅Ｗｇ ＝ ４００μｍ × １０フィ
ンガー ＝ ４ｍｍ 図６は、増幅器用半導体素子ＦＥＴ１の高周波特性を測
定する高周波測定装置２００の構成を示す。高周波特性
測定装置２００は、信号源３０、カプラ（方向性結合
器）３１、パワーメータ３２、アイソレータ３３、バイ
アスネットワーク３４、ゲートバイアス印加用ＤＣ電源
３５、入力側チューナー３６，治具３７、出力側チュー
ナー３８、バイアスネットワーク３９、ドレインバイア
ス印加用ＤＣ電源４０、カプラ４１、スペクトラムアナ
ライザー４２、アッテネータ４３、バンドパスフィルタ
４４及びパワーメータ４５を備えている。高周波特性測
定装置２００は、治具３７に保持された増幅器用半導体
素子ＦＥＴ１の高周波特性を以下のようにして測定す
る。
ンガー ＝ ４ｍｍ 図６は、増幅器用半導体素子ＦＥＴ１の高周波特性を測
定する高周波測定装置２００の構成を示す。高周波特性
測定装置２００は、信号源３０、カプラ（方向性結合
器）３１、パワーメータ３２、アイソレータ３３、バイ
アスネットワーク３４、ゲートバイアス印加用ＤＣ電源
３５、入力側チューナー３６，治具３７、出力側チュー
ナー３８、バイアスネットワーク３９、ドレインバイア
ス印加用ＤＣ電源４０、カプラ４１、スペクトラムアナ
ライザー４２、アッテネータ４３、バンドパスフィルタ
４４及びパワーメータ４５を備えている。高周波特性測
定装置２００は、治具３７に保持された増幅器用半導体
素子ＦＥＴ１の高周波特性を以下のようにして測定す
る。
【００５０】信号源３０で発生したＲｆ信号の一部がカ
プラ３１で取り出され、取りだされたＲｆ信号の一部が
パワーメータ３２に与えられる。パワーメータ３２は、
入力レベルをモニタする。一方、カプラ３１を通ったＲ
ｆ信号は、アイソレータ３３に与えられる。アイソレー
タ３３は、これ以降の測定回路で発生する反射信号が測
定に影響を与えないようにする。アイソレータ３３を通
ったＲｆ信号は、バイアスネットワーク３４に与えられ
る。バイアスネットワーク３４は、ＤＣ成分カット用の
キャパシタとＲｆカット用のインダクタとで構成されて
おり、ゲートバイアス印加用ＤＣ電源３５からのＤＣバ
イアスが増幅器用半導体素子３７に対してバイアスネッ
トワーク３４と反対側の測定系に入り込むことを防止す
ると共に、ゲートバイアス印加用ＤＣ電源３５がＲｆ信
号に影響を与えないようにする。
プラ３１で取り出され、取りだされたＲｆ信号の一部が
パワーメータ３２に与えられる。パワーメータ３２は、
入力レベルをモニタする。一方、カプラ３１を通ったＲ
ｆ信号は、アイソレータ３３に与えられる。アイソレー
タ３３は、これ以降の測定回路で発生する反射信号が測
定に影響を与えないようにする。アイソレータ３３を通
ったＲｆ信号は、バイアスネットワーク３４に与えられ
る。バイアスネットワーク３４は、ＤＣ成分カット用の
キャパシタとＲｆカット用のインダクタとで構成されて
おり、ゲートバイアス印加用ＤＣ電源３５からのＤＣバ
イアスが増幅器用半導体素子３７に対してバイアスネッ
トワーク３４と反対側の測定系に入り込むことを防止す
ると共に、ゲートバイアス印加用ＤＣ電源３５がＲｆ信
号に影響を与えないようにする。
【００５１】バイアスネットワーク３４を通ったＲｆ信
号は、入力側チューナー３６に与えられる。入力側チュ
ーナー３６は入力インピーダンスを変化させる。同様
に、出力側チューナー３８は出力インピーダンスを変化
させる。具体的には、入力側チューナー３６，出力側チ
ューナー３８は、チューナーのインピーダンスを変化さ
せることにより、利得、出力、効率等を大きくする。入
力側チューナー３６，出力側３８は、相互変調歪み（Ｉ
ＭＤ）、隣接チャネル漏洩電力（ＡＣＰ）等が小さくな
るように信号波インピーダンス及び負荷インピーダンス
を最適化する。バイアスネットワーク３９及びドレイン
バイアス印加用ＤＣ電源４０は、上記のバイアスネット
ワーク３４及びゲートバイアス印加用ＤＣ電源３５と同
様の機能を有する。
号は、入力側チューナー３６に与えられる。入力側チュ
ーナー３６は入力インピーダンスを変化させる。同様
に、出力側チューナー３８は出力インピーダンスを変化
させる。具体的には、入力側チューナー３６，出力側チ
ューナー３８は、チューナーのインピーダンスを変化さ
せることにより、利得、出力、効率等を大きくする。入
力側チューナー３６，出力側３８は、相互変調歪み（Ｉ
ＭＤ）、隣接チャネル漏洩電力（ＡＣＰ）等が小さくな
るように信号波インピーダンス及び負荷インピーダンス
を最適化する。バイアスネットワーク３９及びドレイン
バイアス印加用ＤＣ電源４０は、上記のバイアスネット
ワーク３４及びゲートバイアス印加用ＤＣ電源３５と同
様の機能を有する。
【００５２】バイアスネットワーク３９を通った信号の
一部は、カプラ４１で取り出され、スペクトラムアナラ
イザ４２に与えられる。スペクトラムアナライザ４２
は、隣接チャネル漏洩電力および相互変調歪みを測定す
る。一方、カプラ４１を通った信号は、アッテネータ４
３、バンドパスフィルタ４４を経てパワーメータ４５に
与えられる。アッテネータ４３は、増幅後の大きな電力
からパワーメータ４５を保護するために設けられる。バ
ンドパスフィルタ４４は、着目（検出）周波数帯域の信
号のみを取り出してパワーメータ４５に与える。パワー
メータ４５は、出力レベルをモニタする。高周波特性測
定装置２００において、校正面は増幅器用半導体素子Ｆ
ＥＴ１の素子端である。
一部は、カプラ４１で取り出され、スペクトラムアナラ
イザ４２に与えられる。スペクトラムアナライザ４２
は、隣接チャネル漏洩電力および相互変調歪みを測定す
る。一方、カプラ４１を通った信号は、アッテネータ４
３、バンドパスフィルタ４４を経てパワーメータ４５に
与えられる。アッテネータ４３は、増幅後の大きな電力
からパワーメータ４５を保護するために設けられる。バ
ンドパスフィルタ４４は、着目（検出）周波数帯域の信
号のみを取り出してパワーメータ４５に与える。パワー
メータ４５は、出力レベルをモニタする。高周波特性測
定装置２００において、校正面は増幅器用半導体素子Ｆ
ＥＴ１の素子端である。
【００５３】高周波特性測定装置２００における測定条
件は、下記の通りである。
件は、下記の通りである。
【００５４】周波数 １９００ＭＨｚ π／４ＤＱＰＳＫ変調（ビットレート ３８４Ｋｂｐ
ｓ、変調パターン ＰＮ９、ルートナイキストフィルタ
ーのロールオフファクター ０．５） 出力レベル ２２ｄＢｍ 図７は、ドレイン電圧３．５Ｖの場合の増幅器用半導体
素子ＦＥＴ１におけるスレッシュホールド電圧Ｖｔｈと
付加効率との間の関係の実験結果を示す。隣接漏洩電力
が規定値以下であるという条件を満たしたときの、スレ
ッシュホールド電圧Ｖｔｈと付加効率との間の関係が示
されている。ドレイン電圧３．５Ｖの場合には、スレッ
シュホールド電圧Ｖｔｈが−３．５Ｖ以下のときに、隣
接漏洩電力の条件を満たした上で、５５％以上の高い付
加効率が得られることがわかる。隣接漏洩電力の条件は
以下の通りである。
ｓ、変調パターン ＰＮ９、ルートナイキストフィルタ
ーのロールオフファクター ０．５） 出力レベル ２２ｄＢｍ 図７は、ドレイン電圧３．５Ｖの場合の増幅器用半導体
素子ＦＥＴ１におけるスレッシュホールド電圧Ｖｔｈと
付加効率との間の関係の実験結果を示す。隣接漏洩電力
が規定値以下であるという条件を満たしたときの、スレ
ッシュホールド電圧Ｖｔｈと付加効率との間の関係が示
されている。ドレイン電圧３．５Ｖの場合には、スレッ
シュホールド電圧Ｖｔｈが−３．５Ｖ以下のときに、隣
接漏洩電力の条件を満たした上で、５５％以上の高い付
加効率が得られることがわかる。隣接漏洩電力の条件は
以下の通りである。
【００５５】バンド幅１９２ＫＨｚ ６００ＫＨｚ離調条件 隣接チャネル漏洩電力＜−６０ｄＢｃ 図８は、ドレイン電圧３．０Ｖの場合のスレッシュホー
ルド電圧Ｖｔｈと付加効率との間の関係の実験結果を示
す。ドレイン電圧３．０Ｖの場合には、スレッシュホー
ルド電圧Ｖｔｈが−３．０Ｖ以下のときに、隣接漏洩電
力の条件を満たした上で、５０％以上の高い付加効率が
得られることがわかる。隣接漏洩電力の条件は図７を参
照して前述した隣接漏洩電力の条件と同様である。
ルド電圧Ｖｔｈと付加効率との間の関係の実験結果を示
す。ドレイン電圧３．０Ｖの場合には、スレッシュホー
ルド電圧Ｖｔｈが−３．０Ｖ以下のときに、隣接漏洩電
力の条件を満たした上で、５０％以上の高い付加効率が
得られることがわかる。隣接漏洩電力の条件は図７を参
照して前述した隣接漏洩電力の条件と同様である。
【００５６】図９は、ドレイン電圧１．０Ｖの場合のス
レッシュホールド電圧Ｖｔｈと付加効率との間の関係の
実験結果を示す。ドレイン電圧１．０Ｖの場合には、ス
レッシュホールド電圧Ｖｔｈが−２．５Ｖ以下のとき
に、隣接漏洩電力の条件を満たした上で、３９％以上の
高い付加効率が得られることがわかる。隣接漏洩電力の
条件は図７を参照して前述した隣接漏洩電力の条件と同
様である。
レッシュホールド電圧Ｖｔｈと付加効率との間の関係の
実験結果を示す。ドレイン電圧１．０Ｖの場合には、ス
レッシュホールド電圧Ｖｔｈが−２．５Ｖ以下のとき
に、隣接漏洩電力の条件を満たした上で、３９％以上の
高い付加効率が得られることがわかる。隣接漏洩電力の
条件は図７を参照して前述した隣接漏洩電力の条件と同
様である。
【００５７】図１０は、増幅器用半導体素子ＦＥＴ１に
おけるスレッシュホールド電圧Ｖｔｈの絶対値とドレイ
ン電圧との関係を示す。図７〜図９に示される実験結果
に基づいて、高効率の増幅器用半導体素子ＦＥＴ１を提
供するスレッシュホールド電圧Ｖｔｈとドレイン電圧Ｖ
ｄｒとの関係が示されている。点Ｐ７、点Ｐ７Ａは、図
７に示される点Ｐ７、点Ｐ７Ａに対応している。点Ｐ
８、点Ｐ８Ａは、図８に示される点Ｐ８、点Ｐ８Ａに対
応している。点Ｐ９、点Ｐ９Ａは、図９に示される点Ｐ
９、点Ｐ９Ａに対応している。
おけるスレッシュホールド電圧Ｖｔｈの絶対値とドレイ
ン電圧との関係を示す。図７〜図９に示される実験結果
に基づいて、高効率の増幅器用半導体素子ＦＥＴ１を提
供するスレッシュホールド電圧Ｖｔｈとドレイン電圧Ｖ
ｄｒとの関係が示されている。点Ｐ７、点Ｐ７Ａは、図
７に示される点Ｐ７、点Ｐ７Ａに対応している。点Ｐ
８、点Ｐ８Ａは、図８に示される点Ｐ８、点Ｐ８Ａに対
応している。点Ｐ９、点Ｐ９Ａは、図９に示される点Ｐ
９、点Ｐ９Ａに対応している。
【００５８】図７、図８の実験結果に示される点Ｐ７、
点Ｐ８を考慮すると、隣接漏洩電力の条件を満たした上
で高い付加効率を有する増幅器用半導体素子ＦＥＴ１を
得るためには、スレッシュホールド電圧の絶対値｜Ｖｔ
ｈ｜とドレイン電圧Ｖｄｒとが矢印Ａ１で示す領域に存
在すればよい。即ち、スレッシュホールド電圧の絶対値
｜Ｖｔｈ｜とドレイン電圧Ｖｄｒとは（数３）の関係を
有していればよい。
点Ｐ８を考慮すると、隣接漏洩電力の条件を満たした上
で高い付加効率を有する増幅器用半導体素子ＦＥＴ１を
得るためには、スレッシュホールド電圧の絶対値｜Ｖｔ
ｈ｜とドレイン電圧Ｖｄｒとが矢印Ａ１で示す領域に存
在すればよい。即ち、スレッシュホールド電圧の絶対値
｜Ｖｔｈ｜とドレイン電圧Ｖｄｒとは（数３）の関係を
有していればよい。
【００５９】
【数３】Ｖｄｒ ≦ ｜Ｖｔｈ｜ ここで、図７、図９の実験結果に示される点Ｐ９、点Ｐ
９Ａおよび点Ｐ７Ａを考慮すると、ドレイン電圧Ｖｄｒ
の範囲は、１．０Ｖ〜３．５Ｖであり、スレッシュホー
ルド電圧Ｖｔｈの範囲は、−２．５Ｖ〜−４．５Ｖであ
る。
９Ａおよび点Ｐ７Ａを考慮すると、ドレイン電圧Ｖｄｒ
の範囲は、１．０Ｖ〜３．５Ｖであり、スレッシュホー
ルド電圧Ｖｔｈの範囲は、−２．５Ｖ〜−４．５Ｖであ
る。
【００６０】図８、図９の実験結果に示される点Ｐ８、
点Ｐ９を考慮すると、スレッシュホールド電圧の絶対値
｜Ｖｔｈ｜とドレイン電圧Ｖｄｒとは（数４）の関係を
も有していることが好ましい。
点Ｐ９を考慮すると、スレッシュホールド電圧の絶対値
｜Ｖｔｈ｜とドレイン電圧Ｖｄｒとは（数４）の関係を
も有していることが好ましい。
【００６１】
【数４】Ｖｄｒ ≦ ４｜Ｖｔｈ｜ − ９ 図１１は、増幅器用半導体素子ＦＥＴ１におけるスレッ
シュホールド電圧Ｖｔｈとｎ層イオン注入条件との間の
関係を示す。ｎ層１へのＳｉイオンの注入設定量が２．
７×１０12ｃｍ-2の時に、得られるＦＥＴのスレッシュ
ホールド電圧Ｖｔｈは−２．５Ｖである。また、ｎ層１
へのＳｉイオンの注入設定量が４．０×１０12ｃｍ-2の
時に、得られるＦＥＴのスレッシュホールド電圧Ｖｔｈ
は−４．５Ｖである。従って、図４Ａを参照して前述し
たようにｎ層１へのＳｉイオンの注入設定量２．７×１
０12ｃｍ-2〜４．０×１０12ｃｍ-2で、Ｓｉイオンを注
入し、ｎ層１を形成すると、スレッシュホールド電圧Ｖ
ｔｈが−２．５Ｖ〜−４．５Ｖである増幅器用半導体素
子ＦＥＴ１を得ることができる。即ち、ｎ層１へのＳｉ
イオンの注入設定量を制御することにより、スレッシュ
ホールド電圧Ｖｔｈがドレイン電圧Ｖｄｒと所定の関係
を有するように、スレッシュホールド電圧Ｖｔｈを制御
することができる。
シュホールド電圧Ｖｔｈとｎ層イオン注入条件との間の
関係を示す。ｎ層１へのＳｉイオンの注入設定量が２．
７×１０12ｃｍ-2の時に、得られるＦＥＴのスレッシュ
ホールド電圧Ｖｔｈは−２．５Ｖである。また、ｎ層１
へのＳｉイオンの注入設定量が４．０×１０12ｃｍ-2の
時に、得られるＦＥＴのスレッシュホールド電圧Ｖｔｈ
は−４．５Ｖである。従って、図４Ａを参照して前述し
たようにｎ層１へのＳｉイオンの注入設定量２．７×１
０12ｃｍ-2〜４．０×１０12ｃｍ-2で、Ｓｉイオンを注
入し、ｎ層１を形成すると、スレッシュホールド電圧Ｖ
ｔｈが−２．５Ｖ〜−４．５Ｖである増幅器用半導体素
子ＦＥＴ１を得ることができる。即ち、ｎ層１へのＳｉ
イオンの注入設定量を制御することにより、スレッシュ
ホールド電圧Ｖｔｈがドレイン電圧Ｖｄｒと所定の関係
を有するように、スレッシュホールド電圧Ｖｔｈを制御
することができる。
【００６２】なお、ｎ層１へのＳｉイオンの注入設定量
とスレッシュホールド電圧Ｖthとの関係はアニール条件
によっても変化するので、上記条件が本発明の範囲を制
限するものではない。即ち、上記条件は本発明の適用範
囲の一例を示すものである。
とスレッシュホールド電圧Ｖthとの関係はアニール条件
によっても変化するので、上記条件が本発明の範囲を制
限するものではない。即ち、上記条件は本発明の適用範
囲の一例を示すものである。
【００６３】図１２Ａ、図１２Ｂは、ドレイン電圧３Ｖ
で動作する増幅器用半導体素子ＦＥＴ１において、ロー
ドプル測定の結果、隣接チャネル漏洩電力の条件を満た
している増幅器用半導体素子ＦＥＴ１の付加効率とイン
ピーダンスとの間の関係を示す。図１２Ａは、スレッシ
ュホールド電圧Ｖｔｈ＝−１．７Ｖを有する増幅器用半
導体素子ＦＥＴ１の測定結果を示し、図１２Ｂは、スレ
ッシュホールド電圧Ｖｔｈ＝−３．７Ｖを有する増幅器
用半導体素子ＦＥＴ１の測定結果を示す。サークル５０
で囲まれる領域は、インピーダンス平面において増幅器
用半導体素子ＦＥＴ１の隣接チャネル漏洩電力効率が規
定値以下（−６０ｄＢｃ以下）である領域を示す。整合
回路を含む増幅器用半導体装置ＡＰを設計する場合に、
サークル５０で囲まれる領域の中に、増幅器用半導体素
子ＦＥＴ１のインピーダンスが入るように、回路条件を
整えれば、増幅器用半導体素子ＦＥＴ１は、サークル５
０で囲まれる領域内に表された等付加効率曲線が示す付
加効率で動作する。
で動作する増幅器用半導体素子ＦＥＴ１において、ロー
ドプル測定の結果、隣接チャネル漏洩電力の条件を満た
している増幅器用半導体素子ＦＥＴ１の付加効率とイン
ピーダンスとの間の関係を示す。図１２Ａは、スレッシ
ュホールド電圧Ｖｔｈ＝−１．７Ｖを有する増幅器用半
導体素子ＦＥＴ１の測定結果を示し、図１２Ｂは、スレ
ッシュホールド電圧Ｖｔｈ＝−３．７Ｖを有する増幅器
用半導体素子ＦＥＴ１の測定結果を示す。サークル５０
で囲まれる領域は、インピーダンス平面において増幅器
用半導体素子ＦＥＴ１の隣接チャネル漏洩電力効率が規
定値以下（−６０ｄＢｃ以下）である領域を示す。整合
回路を含む増幅器用半導体装置ＡＰを設計する場合に、
サークル５０で囲まれる領域の中に、増幅器用半導体素
子ＦＥＴ１のインピーダンスが入るように、回路条件を
整えれば、増幅器用半導体素子ＦＥＴ１は、サークル５
０で囲まれる領域内に表された等付加効率曲線が示す付
加効率で動作する。
【００６４】スレッシュホールド電圧Ｖｔｈの絶対値が
大きいほど、サークル５０で囲まれる領域が広くなる。
サークル５０で囲まれる領域が広くなるほど、一つ一つ
の増幅器用半導体素子ＦＥＴ１のばらつきがあっても、
増幅器用半導体素子ＦＥＴ１の回路条件のマージンが増
える。この結果、増幅器用半導体装置ＡＰを設計する際
の自由度が大きくなる。
大きいほど、サークル５０で囲まれる領域が広くなる。
サークル５０で囲まれる領域が広くなるほど、一つ一つ
の増幅器用半導体素子ＦＥＴ１のばらつきがあっても、
増幅器用半導体素子ＦＥＴ１の回路条件のマージンが増
える。この結果、増幅器用半導体装置ＡＰを設計する際
の自由度が大きくなる。
【００６５】反面、サークル５０で囲まれる領域が狭い
と、増幅器用半導体素子ＦＥＴ１が高付加効率を示して
も、増幅器用半導体素子ＦＥＴ１のばらつきや、回路設
計のばらつき等により、増幅器用半導体素子ＦＥＴ１の
インピーダンスを付加効率の高いインピーダンスに合わ
せられない事があるため、高効率な増幅器用半導体装置
ＡＰを設計できない。本発明の増幅器用半導体装置ＡＰ
は、高効率な整合回路付増幅装置を構成する点でも、設
計にマージンを持たせる事ができる。即ち、増幅器用半
導体素子ＦＥＴ１にばらつきがあっても安定した付加効
率を示す増幅器用半導体装置ＡＰを提供することができ
る。また、本発明の増幅器用半導体装置ＡＰは低コスト
化に対しても貢献し得る。
と、増幅器用半導体素子ＦＥＴ１が高付加効率を示して
も、増幅器用半導体素子ＦＥＴ１のばらつきや、回路設
計のばらつき等により、増幅器用半導体素子ＦＥＴ１の
インピーダンスを付加効率の高いインピーダンスに合わ
せられない事があるため、高効率な増幅器用半導体装置
ＡＰを設計できない。本発明の増幅器用半導体装置ＡＰ
は、高効率な整合回路付増幅装置を構成する点でも、設
計にマージンを持たせる事ができる。即ち、増幅器用半
導体素子ＦＥＴ１にばらつきがあっても安定した付加効
率を示す増幅器用半導体装置ＡＰを提供することができ
る。また、本発明の増幅器用半導体装置ＡＰは低コスト
化に対しても貢献し得る。
【００６６】図１３Ａは、増幅器用半導体素子ＦＥＴａ
における寄生成分を説明するための概念図を示し、図１
３Ｂおよび図１３Ｃは、本実施の形態に係る増幅器用半
導体素子ＦＥＴ１における寄生成分の低減効果を説明す
るための概念図を示す。前述したように、増幅器用半導
体素子ＦＥＴａでは、ｎ層１ａは浅く形成される。ｎ＋
層２を浅く形成するための技術は現在のところ確立され
ていない。このため、図１３Ａに示されるように、増幅
器用半導体素子ＦＥＴａでは、ｎ層１ａはｎ＋層２に比
べて浅く形成されており、ｎ層１ａのイオン注入プロフ
ァイルピーク位置１ｐａはｎ＋層２のイオン注入プロフ
ァイルピーク位置２ｐよりも浅い。
における寄生成分を説明するための概念図を示し、図１
３Ｂおよび図１３Ｃは、本実施の形態に係る増幅器用半
導体素子ＦＥＴ１における寄生成分の低減効果を説明す
るための概念図を示す。前述したように、増幅器用半導
体素子ＦＥＴａでは、ｎ層１ａは浅く形成される。ｎ＋
層２を浅く形成するための技術は現在のところ確立され
ていない。このため、図１３Ａに示されるように、増幅
器用半導体素子ＦＥＴａでは、ｎ層１ａはｎ＋層２に比
べて浅く形成されており、ｎ層１ａのイオン注入プロフ
ァイルピーク位置１ｐａはｎ＋層２のイオン注入プロフ
ァイルピーク位置２ｐよりも浅い。
【００６７】図１３Ｂに示される増幅器用半導体素子Ｆ
ＥＴ１では、ｎ層１のイオン注入プロファイルピーク位
置１ｐはｎ＋層２のイオン注入プロファイルピーク位置
２ｐよりも深いので、ｎ層１は、図１３Ａに示される増
幅器用半導体素子ＦＥＴａのｎ層１ａよりも深く形成さ
れる。このため、ｎ層１とｎ＋層２との間の接触面積が
大きくなる。この結果、ｎ層１とｎ＋層２との間の界面
での寄生成分が、増幅器用半導体素子ＦＥＴａにおける
ｎ層１ａとｎ＋層２との間の界面での寄生成分よりも低
減する。ｎ層１とｎ＋層２との間の界面での寄生成分が
低減すると、増幅器用半導体素子ＦＥＴ１の高周波特性
が向上する。
ＥＴ１では、ｎ層１のイオン注入プロファイルピーク位
置１ｐはｎ＋層２のイオン注入プロファイルピーク位置
２ｐよりも深いので、ｎ層１は、図１３Ａに示される増
幅器用半導体素子ＦＥＴａのｎ層１ａよりも深く形成さ
れる。このため、ｎ層１とｎ＋層２との間の接触面積が
大きくなる。この結果、ｎ層１とｎ＋層２との間の界面
での寄生成分が、増幅器用半導体素子ＦＥＴａにおける
ｎ層１ａとｎ＋層２との間の界面での寄生成分よりも低
減する。ｎ層１とｎ＋層２との間の界面での寄生成分が
低減すると、増幅器用半導体素子ＦＥＴ１の高周波特性
が向上する。
【００６８】図１３Ｃに示される増幅器用半導体素子Ｆ
ＥＴ１では、ｎ層１のイオン注入プロファイルピーク位
置１ｐはｎ＋層２のイオン注入プロファイルピーク位置
２ｐよりもさらに深い。ｎ層１はｎ＋層２に比べて深く
形成されており、ｎ層１はｎ＋層２の下側に延伸して形
成されている。
ＥＴ１では、ｎ層１のイオン注入プロファイルピーク位
置１ｐはｎ＋層２のイオン注入プロファイルピーク位置
２ｐよりもさらに深い。ｎ層１はｎ＋層２に比べて深く
形成されており、ｎ層１はｎ＋層２の下側に延伸して形
成されている。
【００６９】ｎ層１が、ｎ＋層２に比べて深く形成さ
れ、かつｎ＋層２の下側に延伸して形成されているの
で、ｎ層１はｎ＋層２の下側に広がる。ｎ層１がｎ＋層
２の下側に広がると、ｎ層１とｎ＋層２との間の界面で
の寄生成分が、増幅器用半導体素子ＦＥＴａにおけるｎ
層１ａとｎ＋層２との間の界面での寄生成分よりもさら
に低減する。ｎ層１とｎ＋層２との間の界面での寄生成
分がさらに低減すると、増幅器用半導体素子ＦＥＴ１の
高周波特性がさらに向上する。
れ、かつｎ＋層２の下側に延伸して形成されているの
で、ｎ層１はｎ＋層２の下側に広がる。ｎ層１がｎ＋層
２の下側に広がると、ｎ層１とｎ＋層２との間の界面で
の寄生成分が、増幅器用半導体素子ＦＥＴａにおけるｎ
層１ａとｎ＋層２との間の界面での寄生成分よりもさら
に低減する。ｎ層１とｎ＋層２との間の界面での寄生成
分がさらに低減すると、増幅器用半導体素子ＦＥＴ１の
高周波特性がさらに向上する。
【００７０】さらに、ｎ層の深さｈｎが増幅器用半導体
素子ＦＥＴａにおけるｎ層１ａの深さｈｎａよりも深く
なるので、ゲートとドレインとの間のＤＣ耐圧特性も向
上する。
素子ＦＥＴａにおけるｎ層１ａの深さｈｎａよりも深く
なるので、ゲートとドレインとの間のＤＣ耐圧特性も向
上する。
【００７１】図１４〜図１６は、ＬＳＳ（Ｌｉｎｄｈａ
ｒｄ Ｓｃｈａｒｆｆ ａｎｄ Ｓｃｈｉｏｔｔ ｔｈ
ｅｏｒｙ）理論に基づくｎ層イオン注入プロファイルピ
ーク位置のシミュレーション結果を示す。図１４は、ｎ
層イオン注入時の加速エネルギーが８０ｋｅＶである時
のＬＳＳ分布図を示す。図１５は、ｎ層イオン注入時の
加速エネルギーが１２０ｋｅＶである時のＬＳＳ分布図
を示す。図１６は、ｎ層イオン注入時の加速エネルギー
が１５０ｋｅＶである時のＬＳＳ分布図を示す。
ｒｄ Ｓｃｈａｒｆｆ ａｎｄ Ｓｃｈｉｏｔｔ ｔｈ
ｅｏｒｙ）理論に基づくｎ層イオン注入プロファイルピ
ーク位置のシミュレーション結果を示す。図１４は、ｎ
層イオン注入時の加速エネルギーが８０ｋｅＶである時
のＬＳＳ分布図を示す。図１５は、ｎ層イオン注入時の
加速エネルギーが１２０ｋｅＶである時のＬＳＳ分布図
を示す。図１６は、ｎ層イオン注入時の加速エネルギー
が１５０ｋｅＶである時のＬＳＳ分布図を示す。
【００７２】図１４〜図１６では、ｎ層イオン注入条件
を変化させたときのｎ層イオン注入プロファイルピーク
位置Ｐｎの変化が示されている。ｎ層イオン注入時の加
速エネルギーが大きくなるほど、ｎ層イオン注入プロフ
ァイルピーク位置Ｐｎはグラフ上で右方へ移動する。即
ち、基板表面からのｎ層イオン注入プロファイルピーク
位置は、加速エネルギーが大きくなるほど深くなる。な
お、スレッシュホールド電圧Ｖｔｈおよびｎ＋層イオン
注入条件は一定である。スレッシュホールド電圧Ｖｔｈ
は、−４．５Ｖである。ｎ＋層イオン注入条件は、２段
注入であり、１段目の注入条件は、 加速エネルギー：５０ｋｅＶ イオン注入量：２×１０13ｉｏｎ／ｃｍ2 である。２段目の注入条件は、 加速エネルギー：８０ｋｅＶ イオン注入量：３×１０13ｉｏｎ／ｃｍ2 である。
を変化させたときのｎ層イオン注入プロファイルピーク
位置Ｐｎの変化が示されている。ｎ層イオン注入時の加
速エネルギーが大きくなるほど、ｎ層イオン注入プロフ
ァイルピーク位置Ｐｎはグラフ上で右方へ移動する。即
ち、基板表面からのｎ層イオン注入プロファイルピーク
位置は、加速エネルギーが大きくなるほど深くなる。な
お、スレッシュホールド電圧Ｖｔｈおよびｎ＋層イオン
注入条件は一定である。スレッシュホールド電圧Ｖｔｈ
は、−４．５Ｖである。ｎ＋層イオン注入条件は、２段
注入であり、１段目の注入条件は、 加速エネルギー：５０ｋｅＶ イオン注入量：２×１０13ｉｏｎ／ｃｍ2 である。２段目の注入条件は、 加速エネルギー：８０ｋｅＶ イオン注入量：３×１０13ｉｏｎ／ｃｍ2 である。
【００７３】図１４に示されるように、ｎ層イオン注入
時の加速エネルギーが８０ｋｅＶである時は、ｎ層イオ
ン注入プロファイルピーク位置Ｐｎの深さとｎ＋層イオ
ン注入プロファイルピーク位置Ｐｎ＋の深さとは等し
い。
時の加速エネルギーが８０ｋｅＶである時は、ｎ層イオ
ン注入プロファイルピーク位置Ｐｎの深さとｎ＋層イオ
ン注入プロファイルピーク位置Ｐｎ＋の深さとは等し
い。
【００７４】図１５に示されるように、ｎ層イオン注入
時の加速エネルギーが１２０ｋｅＶに増加すると、ｎ層
イオン注入プロファイルピーク位置Ｐｎは、グラフ上で
右方へ移動し、ｎ＋層イオン注入プロファイルピーク位
置Ｐｎ＋よりも０．０５μｍ深くなる。
時の加速エネルギーが１２０ｋｅＶに増加すると、ｎ層
イオン注入プロファイルピーク位置Ｐｎは、グラフ上で
右方へ移動し、ｎ＋層イオン注入プロファイルピーク位
置Ｐｎ＋よりも０．０５μｍ深くなる。
【００７５】図１６に示されるように、ｎ層イオン注入
時の加速エネルギーがさらに１５０ｋｅＶに増加する
と、ｎ層イオン注入プロファイルピーク位置Ｐｎは、グ
ラフ上でさらに右方へ移動し、ｎ＋層イオン注入プロフ
ァイルピーク位置Ｐｎ＋よりも０．１０μｍ深くなる。
時の加速エネルギーがさらに１５０ｋｅＶに増加する
と、ｎ層イオン注入プロファイルピーク位置Ｐｎは、グ
ラフ上でさらに右方へ移動し、ｎ＋層イオン注入プロフ
ァイルピーク位置Ｐｎ＋よりも０．１０μｍ深くなる。
【００７６】このように、ｎ層イオン注入時の加速エネ
ルギーが大きくなると、ｎ層イオン注入プロファイルピ
ーク位置Ｐｎは深くなる。ｎ層イオン注入プロファイル
ピーク位置Ｐｎが深くなると、ｎ層がｎ＋層よりも浅い
場合に比較して、ｎ＋層の下側のキャリア濃度が高くな
る。ｎ＋層の下側のキャリア濃度が高くなると、ｎ層と
ｎ＋層との間の界面付近の寄生成分が低減し、増幅器用
半導体素子ＦＥＴ１の高周波特性が向上する。
ルギーが大きくなると、ｎ層イオン注入プロファイルピ
ーク位置Ｐｎは深くなる。ｎ層イオン注入プロファイル
ピーク位置Ｐｎが深くなると、ｎ層がｎ＋層よりも浅い
場合に比較して、ｎ＋層の下側のキャリア濃度が高くな
る。ｎ＋層の下側のキャリア濃度が高くなると、ｎ層と
ｎ＋層との間の界面付近の寄生成分が低減し、増幅器用
半導体素子ＦＥＴ１の高周波特性が向上する。
【００７７】さらに、ｎ層１の深さｈｎが深くなるの
で、増幅器用半導体素子ＦＥＴ１の動作時の電流密度が
低下する。このため、増幅器用半導体素子ＦＥＴ１のＤ
Ｃ耐圧が向上する。本実施の形態に係るイオン注入プロ
ファイルを有する増幅器用半導体素子ＦＥＴ１のゲート
逆耐圧ＢＶｇｄ＠ｌｇ＝−２．５μＡ（Ｖｄ＝０Ｖ）を
評価したところ、最大２０％のＤＣ耐圧向上効果が得ら
れた。
で、増幅器用半導体素子ＦＥＴ１の動作時の電流密度が
低下する。このため、増幅器用半導体素子ＦＥＴ１のＤ
Ｃ耐圧が向上する。本実施の形態に係るイオン注入プロ
ファイルを有する増幅器用半導体素子ＦＥＴ１のゲート
逆耐圧ＢＶｇｄ＠ｌｇ＝−２．５μＡ（Ｖｄ＝０Ｖ）を
評価したところ、最大２０％のＤＣ耐圧向上効果が得ら
れた。
【００７８】図１７は、Ｖｇ−ｇｍ曲線のｎ層イオン注
入エネルギーに対する依存性を説明するためのグラフを
示す。増幅器用半導体素子ＦＥＴ１では、ｎ層イオン注
入時の加速エネルギーが８０ｋｅＶから１２０ｋｅＶ、
１５０ｋｅＶへと増大する程、ゲート電圧Ｖｇに対する
相互コンダクタンスｇｍのフラット性が向上している。
入エネルギーに対する依存性を説明するためのグラフを
示す。増幅器用半導体素子ＦＥＴ１では、ｎ層イオン注
入時の加速エネルギーが８０ｋｅＶから１２０ｋｅＶ、
１５０ｋｅＶへと増大する程、ゲート電圧Ｖｇに対する
相互コンダクタンスｇｍのフラット性が向上している。
【００７９】前述したように、ＩＥＩＣＥ Ｔｒａｎ
ｓ．Ｅｌｅｃｔｏｒｏｎ．，Ｖｏｌ．Ｅ７８Ｃ，Ｎｏ
９，ｐｐ１２４１−１２４５，ｓｅｐ．１９９５，で
は、トランスコンダクタンスｇｍのゲートバイアスＶｇ
への依存性がフラットであればあるほど線形性が良好に
なると述べられているにもかかわらず、実際の増幅器用
半導体素子の動作点におけるトランスコンダクタンスｇ
ｍは必ずしもフラットではないため、線形性が実際に良
好になるか否かは不明であった。しかし、前述のシミュ
レーション結果から、増幅器用半導体素子ＦＥＴ１のよ
うにｎ層の基板表面からの深さをｎ＋層の基板表面から
の深さよりも深くしたときに、相互コンダクタンスｇｍ
のフラット性が向上することが判明した。
ｓ．Ｅｌｅｃｔｏｒｏｎ．，Ｖｏｌ．Ｅ７８Ｃ，Ｎｏ
９，ｐｐ１２４１−１２４５，ｓｅｐ．１９９５，で
は、トランスコンダクタンスｇｍのゲートバイアスＶｇ
への依存性がフラットであればあるほど線形性が良好に
なると述べられているにもかかわらず、実際の増幅器用
半導体素子の動作点におけるトランスコンダクタンスｇ
ｍは必ずしもフラットではないため、線形性が実際に良
好になるか否かは不明であった。しかし、前述のシミュ
レーション結果から、増幅器用半導体素子ＦＥＴ１のよ
うにｎ層の基板表面からの深さをｎ＋層の基板表面から
の深さよりも深くしたときに、相互コンダクタンスｇｍ
のフラット性が向上することが判明した。
【００８０】ｎ層イオン注入時の加速エネルギーが８０
ｋｅＶの場合には、図１７に示されるように、相互コン
ダクタンスｇｍのフラット性が乏しいため、増幅器用半
導体素子ＦＥＴ１の高周波特性の向上は得られない。一
方、ｎ層イオン注入時の加速エネルギーが増大して１５
０ｋｅＶを超えると、相互コンダクタンスｇｍのフラッ
ト性は良好となり高周波特性の向上は得られるが、ソー
ス・ドレイン間電流Ｉｄｓｓの減少が大きくなるので増
幅器用半導体素子ＦＥＴ１全体としての性能の向上は期
待できない。このため、ｎ層のイオン注入プロファイル
ピーク位置Ｐｎは、ｎ＋層のイオン注入プロファイルピ
ーク位置Ｐｎ＋よりも、０．０４μｍ〜０．１０μｍ深
いことが望ましい。また、ｎ層イオン注入時の加速エネ
ルギーは、１００ｋｅＶ〜１５０ｋｅＶであることが望
ましい。
ｋｅＶの場合には、図１７に示されるように、相互コン
ダクタンスｇｍのフラット性が乏しいため、増幅器用半
導体素子ＦＥＴ１の高周波特性の向上は得られない。一
方、ｎ層イオン注入時の加速エネルギーが増大して１５
０ｋｅＶを超えると、相互コンダクタンスｇｍのフラッ
ト性は良好となり高周波特性の向上は得られるが、ソー
ス・ドレイン間電流Ｉｄｓｓの減少が大きくなるので増
幅器用半導体素子ＦＥＴ１全体としての性能の向上は期
待できない。このため、ｎ層のイオン注入プロファイル
ピーク位置Ｐｎは、ｎ＋層のイオン注入プロファイルピ
ーク位置Ｐｎ＋よりも、０．０４μｍ〜０．１０μｍ深
いことが望ましい。また、ｎ層イオン注入時の加速エネ
ルギーは、１００ｋｅＶ〜１５０ｋｅＶであることが望
ましい。
【００８１】以上のように本実施の形態によれば、ｎ層
のイオン注入プロファイルピーク位置Ｐｎをｎ＋層のイ
オン注入プロファイルピーク位置Ｐｎ＋よりも、基板の
内部側へシフトするだけで、即ち、ｎ層イオン注入時の
加速エネルギーをｎ＋層イオン注入時の加速エネルギー
に比べて大きくするだけで、増幅器用半導体素子ＦＥＴ
１の高周波特性の向上および耐圧向上という効果が得ら
れる。ｎ層イオン注入時の加速エネルギーを大きくする
だけでよいので、増幅器用半導体素子ＦＥＴ１を製造す
るためのプロセス工程が増えることがない。しかも、従
来技術のように、耐圧を向上させるために動作層をエッ
チングする工程も必要ないので、効率よく安定に増幅器
用半導体素子を製造することができるという効果を奏す
る。
のイオン注入プロファイルピーク位置Ｐｎをｎ＋層のイ
オン注入プロファイルピーク位置Ｐｎ＋よりも、基板の
内部側へシフトするだけで、即ち、ｎ層イオン注入時の
加速エネルギーをｎ＋層イオン注入時の加速エネルギー
に比べて大きくするだけで、増幅器用半導体素子ＦＥＴ
１の高周波特性の向上および耐圧向上という効果が得ら
れる。ｎ層イオン注入時の加速エネルギーを大きくする
だけでよいので、増幅器用半導体素子ＦＥＴ１を製造す
るためのプロセス工程が増えることがない。しかも、従
来技術のように、耐圧を向上させるために動作層をエッ
チングする工程も必要ないので、効率よく安定に増幅器
用半導体素子を製造することができるという効果を奏す
る。
【００８２】図１８は、増幅器用半導体装置ＡＰの構成
を示す。増幅器用半導体装置ＡＰは、増幅器用半導体素
子ＦＥＴ１、ＦＥＴ２を備えている。増幅器用半導体素
子ＦＥＴ１は、ゲートＧ１、ドレインＤ１およびソース
Ｓ１を有している。増幅器用半導体素子ＦＥＴ２は、ゲ
ートＧ２、ドレインＤ２およびソースＳ２を有してい
る。増幅器用半導体装置ＡＰは、入力整合回路１１３、
段間整合回路１１４をさらに備えている。入力整合回路
１１３は、入力端子Ｉｎと負電圧発生装置１１２とバイ
アス回路１１１と増幅器用半導体素子ＦＥＴ１のゲート
Ｇ１とに接続されている。段間整合回路１１４は、増幅
器用半導体素子ＦＥＴ１のドレインＤ１と増幅器用半導
体素子ＦＥＴ２のゲートＧ２と負電圧発生装置１１２と
に接続されている。増幅器用半導体装置ＡＰは、出力整
合回路１１５をさらに備えている。出力整合回路１１５
は、増幅器用半導体素子ＦＥＴ２のドレインＤ２とバイ
アス回路１１１と出力端子Ｏｕｔとに接続されている。
を示す。増幅器用半導体装置ＡＰは、増幅器用半導体素
子ＦＥＴ１、ＦＥＴ２を備えている。増幅器用半導体素
子ＦＥＴ１は、ゲートＧ１、ドレインＤ１およびソース
Ｓ１を有している。増幅器用半導体素子ＦＥＴ２は、ゲ
ートＧ２、ドレインＤ２およびソースＳ２を有してい
る。増幅器用半導体装置ＡＰは、入力整合回路１１３、
段間整合回路１１４をさらに備えている。入力整合回路
１１３は、入力端子Ｉｎと負電圧発生装置１１２とバイ
アス回路１１１と増幅器用半導体素子ＦＥＴ１のゲート
Ｇ１とに接続されている。段間整合回路１１４は、増幅
器用半導体素子ＦＥＴ１のドレインＤ１と増幅器用半導
体素子ＦＥＴ２のゲートＧ２と負電圧発生装置１１２と
に接続されている。増幅器用半導体装置ＡＰは、出力整
合回路１１５をさらに備えている。出力整合回路１１５
は、増幅器用半導体素子ＦＥＴ２のドレインＤ２とバイ
アス回路１１１と出力端子Ｏｕｔとに接続されている。
【００８３】入力整合回路１１３、段間整合回路１１４
および出力整合回路１１５は、回路の高周波インピーダ
ンスマッチングを取っている。負電圧発生装置１１２が
発生した最適なゲート負バイアスを増幅器用半導体素子
ＦＥＴ１のゲートＧ１および増幅器用半導体素子ＦＥＴ
２のゲートＧ２に印加すると、付加効率４７％（Ｇｐ＝
２３ｄＢ）が得られる。
および出力整合回路１１５は、回路の高周波インピーダ
ンスマッチングを取っている。負電圧発生装置１１２が
発生した最適なゲート負バイアスを増幅器用半導体素子
ＦＥＴ１のゲートＧ１および増幅器用半導体素子ＦＥＴ
２のゲートＧ２に印加すると、付加効率４７％（Ｇｐ＝
２３ｄＢ）が得られる。
【００８４】但し、 ＦＥＴ１のピンチオフ電圧：−３．７Ｖ ＦＥＴ２のピンチオフ電圧：−３．７Ｖ ドレイン電圧：３．０Ｖ ゲート電圧：−５．６Ｖ 隣接チャネル漏洩電力＜−６０ｄＢｍ Ｐｏｕｔ：８１．５ｄＢｍ である。
【００８５】以上のように本実施の形態によれば、電源
の低電圧化に対応でき、しかも、隣接チャネル漏洩電力
の条件を満足した上で、高効率、高耐圧かつ低コストの
増幅器用半導体素子を用いた増幅器用半導体装置を提供
することができる。
の低電圧化に対応でき、しかも、隣接チャネル漏洩電力
の条件を満足した上で、高効率、高耐圧かつ低コストの
増幅器用半導体素子を用いた増幅器用半導体装置を提供
することができる。
【００８６】
【発明の効果】以上のように本発明によれば、低電圧電
源の下で隣接チャネル漏洩電力を規定値以下に抑制した
上で、高効率で動作することができ、かつ低コストで製
造することができる増幅器用半導体素子、増幅器用半導
体素子の製造方法および増幅器用半導体装置を提供する
ことができる。
源の下で隣接チャネル漏洩電力を規定値以下に抑制した
上で、高効率で動作することができ、かつ低コストで製
造することができる増幅器用半導体素子、増幅器用半導
体素子の製造方法および増幅器用半導体装置を提供する
ことができる。
【００８７】また本発明によれば、高耐圧の増幅器用半
導体素子、増幅器用半導体素子の製造方法および増幅器
用半導体装置を提供することができる。
導体素子、増幅器用半導体素子の製造方法および増幅器
用半導体装置を提供することができる。
【図１】本実施の形態に係る増幅器用半導体素子ＦＥＴ
１の断面図。
１の断面図。
【図２Ａ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１の平面図。
Ｔ１の平面図。
【図２Ｂ】本実施の形態に係る増幅器用半導体素子の変
形例の平面図。
形例の平面図。
【図３】本実施の形態に係る増幅器用半導体素子ＦＥＴ
１の製造方法のフローチャート。
１の製造方法のフローチャート。
【図４Ａ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１のｎ層１を形成する工程を説明する断面図。
Ｔ１のｎ層１を形成する工程を説明する断面図。
【図４Ｂ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１のｎ＋層２を形成する工程を説明する断面図。
Ｔ１のｎ＋層２を形成する工程を説明する断面図。
【図４Ｃ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１のＳｉＮ層３を形成する工程を説明する断面図。
Ｔ１のＳｉＮ層３を形成する工程を説明する断面図。
【図４Ｄ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１のレジストパターン４を形成する工程を説明する断
面図。
Ｔ１のレジストパターン４を形成する工程を説明する断
面図。
【図４Ｅ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１の多層電極５を形成する工程を説明する断面図。
Ｔ１の多層電極５を形成する工程を説明する断面図。
【図４Ｆ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１のゲート電極７を形成する工程を説明する断面図。
Ｔ１のゲート電極７を形成する工程を説明する断面図。
【図４Ｇ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１のＳｉＮ層８を形成する工程を説明する断面図。
Ｔ１のＳｉＮ層８を形成する工程を説明する断面図。
【図４Ｈ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１のコンタクトホールレジストパターン９を形成する
工程を説明する断面図。
Ｔ１のコンタクトホールレジストパターン９を形成する
工程を説明する断面図。
【図４Ｉ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１の給電電極レジストパターン１０を形成する工程を
説明する断面図。
Ｔ１の給電電極レジストパターン１０を形成する工程を
説明する断面図。
【図４Ｊ】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１の給電電極１１を形成する工程を説明する断面図。
Ｔ１の給電電極１１を形成する工程を説明する断面図。
【図５】本実施の形態に係る増幅器用半導体素子ＦＥＴ
１におけるピンチオフ電圧Ｖｐとスレッシュホールド電
圧Ｖｔｈとの間の関係を示すグラフ。
１におけるピンチオフ電圧Ｖｐとスレッシュホールド電
圧Ｖｔｈとの間の関係を示すグラフ。
【図６】本実施の形態に係る増幅器用半導体素子ＦＥＴ
１の高周波特性を測定する高周波測定装置２００の構成
を示すブロック図。
１の高周波特性を測定する高周波測定装置２００の構成
を示すブロック図。
【図７】ドレイン電圧３．５Ｖの場合の増幅器用半導体
素子ＦＥＴ１におけるスレッシュホールド電圧Ｖｔｈと
付加効率との間の関係の実験結果を示すグラフ。
素子ＦＥＴ１におけるスレッシュホールド電圧Ｖｔｈと
付加効率との間の関係の実験結果を示すグラフ。
【図８】ドレイン電圧３．０Ｖの場合の増幅器用半導体
素子ＦＥＴ１におけるスレッシュホールド電圧Ｖｔｈと
付加効率との間の関係の実験結果を示すグラフ。
素子ＦＥＴ１におけるスレッシュホールド電圧Ｖｔｈと
付加効率との間の関係の実験結果を示すグラフ。
【図９】ドレイン電圧１．０Ｖの場合の増幅器用半導体
素子ＦＥＴ１におけるスレッシュホールド電圧Ｖｔｈと
付加効率との間の関係の実験結果を示すグラフ。
素子ＦＥＴ１におけるスレッシュホールド電圧Ｖｔｈと
付加効率との間の関係の実験結果を示すグラフ。
【図１０】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１におけるスレッシュホールド電圧Ｖｔｈの絶対値と
ドレイン電圧との関係を示すグラフ。
Ｔ１におけるスレッシュホールド電圧Ｖｔｈの絶対値と
ドレイン電圧との関係を示すグラフ。
【図１１】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１におけるスレッシュホールド電圧Ｖｔｈとｎ層イオ
ン注入条件との間の関係を示すグラフ。
Ｔ１におけるスレッシュホールド電圧Ｖｔｈとｎ層イオ
ン注入条件との間の関係を示すグラフ。
【図１２Ａ】本実施の形態に係る、ドレイン電圧３Ｖ、
スレッシュホールド電圧Ｖｔｈ＝−１．７Ｖを有する増
幅器用半導体素子ＦＥＴ１において、ロードプル測定の
結果、隣接チャネル漏洩電力の条件を満たした場合の、
増幅器用半導体素子ＦＥＴ１の付加効率とインピーダン
スとの間の関係を示すグラフ。
スレッシュホールド電圧Ｖｔｈ＝−１．７Ｖを有する増
幅器用半導体素子ＦＥＴ１において、ロードプル測定の
結果、隣接チャネル漏洩電力の条件を満たした場合の、
増幅器用半導体素子ＦＥＴ１の付加効率とインピーダン
スとの間の関係を示すグラフ。
【図１２Ｂ】本実施の形態に係る、ドレイン電圧３Ｖ、
スレッシュホールド電圧Ｖｔｈ＝−３．７Ｖを有する増
幅器用半導体素子ＦＥＴ１において、ロードプル測定の
結果、隣接チャネル漏洩電力の条件を満たした場合の、
増幅器用半導体素子ＦＥＴ１の付加効率とインピーダン
スとの間の関係を示すグラフ。
スレッシュホールド電圧Ｖｔｈ＝−３．７Ｖを有する増
幅器用半導体素子ＦＥＴ１において、ロードプル測定の
結果、隣接チャネル漏洩電力の条件を満たした場合の、
増幅器用半導体素子ＦＥＴ１の付加効率とインピーダン
スとの間の関係を示すグラフ。
【図１３Ａ】増幅器用半導体素子ＦＥＴａにおける寄生
成分を説明するための概念図。
成分を説明するための概念図。
【図１３Ｂ】本実施の形態に係る増幅器用半導体素子Ｆ
ＥＴ１における寄生成分の低減効果を説明するための概
念図。
ＥＴ１における寄生成分の低減効果を説明するための概
念図。
【図１３Ｃ】本実施の形態に係る増幅器用半導体素子Ｆ
ＥＴ１における寄生成分の低減効果を説明するための概
念図。
ＥＴ１における寄生成分の低減効果を説明するための概
念図。
【図１４】ｎ層イオン注入時の加速エネルギーが８０ｋ
ｅＶである時のＬＳＳ分布図。
ｅＶである時のＬＳＳ分布図。
【図１５】ｎ層イオン注入時の加速エネルギーが１２０
ｋｅＶである時のＬＳＳ分布図。
ｋｅＶである時のＬＳＳ分布図。
【図１６】ｎ層イオン注入時の加速エネルギーが１５０
ｋｅＶである時のＬＳＳ分布図。
ｋｅＶである時のＬＳＳ分布図。
【図１７】本実施の形態に係る増幅器用半導体素子ＦＥ
Ｔ１における、Ｖｇ−ｇｍ曲線のｎ層イオン注入エネル
ギーに対する依存性を説明するためのグラフ。
Ｔ１における、Ｖｇ−ｇｍ曲線のｎ層イオン注入エネル
ギーに対する依存性を説明するためのグラフ。
【図１８】本実施の形態に係る増幅器用半導体装置ＡＰ
の構成図。
の構成図。
【図１９】隣接チャネル漏洩電力の物理的意味を説明す
るためのグラフ。
るためのグラフ。
１ ｎ層 ２ ｎ+層 ３、８ ＳｉＮ層 ５ Ａｕ／Ｎｉ／Ａｕ−Ｇｅ多層電極 ７ ゲート電極 １１ 給電電極 １１ｄ ドレイン電極パッド １１ｓ ソース電極パッド ２０ 半絶縁性ＧａＡｓ基板 ５０ 等隣接チャネル漏洩電力のサークル １１３ 入力整合回路 １１４ 段間整合回路 １１５ 出力整合回路 ＡＰ 増幅器用半導体装置 ＦＥＴ１、ＦＥＴ２ 増幅器用半導体素子 Ｖｔｈ スレッシュホールド電圧 ｈｎ ｎ層１の深さ ｈｎ＋ ｎ＋層２の深さ ｈｐｎ ｎ層１のイオン注入プロファイルピーク位置 ｈｐｎ＋ ｎ＋層２のイオン注入プロファイルピーク位
置
置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白川 一彦 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (16)
- 【請求項１】 スレッシュホールド電圧Ｖｔｈが動作電
圧と所定の関係を有する電界効果トランジスタを含んで
いる増幅器用半導体素子。 - 【請求項２】 前記動作電圧は、ドレイン電圧Ｖｄｒで
あり、 前記所定の関係は、 Ｖｄｒ ≦ ｜Ｖｔｈ｜ なる関係を含んでいる、請求項１に記載の増幅器用半導
体素子。 - 【請求項３】 前記ドレイン電圧Ｖｄｒの範囲は、１．
０Ｖ〜３．５Ｖであり、 前記スレッシュホールド電圧Ｖｔｈの範囲は、−２．５
Ｖ〜−４．５Ｖである、請求項２に記載の増幅器用半導
体素子。 - 【請求項４】 前記所定の関係は、 Ｖｄｒ ≦ ４｜Ｖｔｈ｜ − ９ なる関係をさらに含んでいる、請求項３に記載の増幅器
用半導体素子。 - 【請求項５】 前記増幅器用半導体素子は、基板と、 前記基板の表面に形成されたｎ層と、 前記ｎ層の両側に形成されたｎ＋層とを有しており、 前記ｎ層の前記基板の表面からの深さは、前記ｎ＋層の
前記基板の表面からの深さよりも深い、請求項１に記載
の増幅器用半導体素子。 - 【請求項６】 前記ｎ層は、前記ｎ＋層の下側に延伸し
て形成されている、請求項５に記載の増幅器用半導体素
子。 - 【請求項７】 前記増幅器用半導体素子は、基板と、 前記基板の表面に形成されたｎ層と、 前記ｎ層の両側に形成されたｎ＋層とを有しており、 前記ｎ層のイオン注入プロファイルピーク位置は、前記
ｎ＋層のイオン注入プロファイルピーク位置よりも深
い、請求項１に記載の増幅器用半導体素子。 - 【請求項８】 前記ｎ層のイオン注入プロファイルピー
ク位置は、前記ｎ＋層のイオン注入プロファイルピーク
位置よりも、０．０４μｍ〜０．１０μｍ深い、請求項
７に記載の増幅器用半導体素子。 - 【請求項９】 スレッシュホールド電圧Ｖｔｈが動作電
圧と所定の関係を有するように、前記スレッシュホール
ド電圧Ｖｔｈを制御する第１工程を包含する増幅器半導
体素子の製造方法。 - 【請求項１０】 前記動作電圧は、ドレイン電圧Ｖｄｒ
であり、 前記所定の関係は、 Ｖｄｒ ≦ ｜Ｖｔｈ｜ なる関係を含んでいる、請求項９に記載の増幅器用半導
体素子の製造方法。 - 【請求項１１】 前記ドレイン電圧Ｖｄｒの範囲は、
１．０Ｖ〜３．５Ｖであり、 前記スレッシュホールド電圧Ｖｔｈの範囲は、−２．５
Ｖ〜−４．５Ｖである、請求項１０に記載の増幅器用半
導体素子の製造方法。 - 【請求項１２】 前記所定の関係は、 Ｖｄｒ ≦ ４｜Ｖｔｈ｜ − ９ なる関係をさらに含んでいる、請求項１１に記載の増幅
器用半導体素子の製造方法。 - 【請求項１３】 前記増幅器用半導体素子は、基板と、 前記基板の表面に形成されたｎ層と、 前記ｎ層の両側に形成されたｎ＋層とを有しており、 前記第１工程は、前記基板上に第１所定条件でイオンを
注入して前記ｎ層を形成する第２工程を包含する、請求
項９に記載の増幅器用半導体素子の製造方法。 - 【請求項１４】 前記第１所定条件は、イオン注入量
２．７×１０12〜４．０×１０12でイオンを注入する条
件を含んでいる、請求項１３に記載の増幅器用半導体素
子の製造方法。 - 【請求項１５】 前記第１工程は、前記基板上に第２所
定条件でイオンを注入して前記ｎ＋層を形成する第３工
程をさらに包含しており、 前記第１所定条件は、加速エネルギーが１００ｋｅＶ〜
１５０ｋｅＶの範囲でイオンを注入する条件を含んでお
り、 前記第２所定条件は、加速エネルギーが５０ｋｅＶ〜８
０ｋｅＶの範囲でイオンを注入する条件を含んでいる、
請求項１３に記載の増幅器用半導体素子の製造方法。 - 【請求項１６】 請求項１に記載の増幅器用半導体素子
を複数個備えており、 前記増幅器用半導体素子のそれぞれはゲート、ソースお
よびドレインを有しており、 前記増幅器用半導体素子の前記ゲートに接続された整合
回路をさらに備えている増幅器用半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10079210A JPH10335595A (ja) | 1997-03-31 | 1998-03-26 | 増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置 |
| US09/050,431 US6025614A (en) | 1997-03-31 | 1998-03-31 | Amplifier semiconductor element, method for fabricating the same, and amplifier semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-81588 | 1997-03-31 | ||
| JP8158897 | 1997-03-31 | ||
| JP10079210A JPH10335595A (ja) | 1997-03-31 | 1998-03-26 | 増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335595A true JPH10335595A (ja) | 1998-12-18 |
Family
ID=26420258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10079210A Withdrawn JPH10335595A (ja) | 1997-03-31 | 1998-03-26 | 増幅器用半導体素子、増幅器用半導体素子の製造方法および増幅器用半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6025614A (ja) |
| JP (1) | JPH10335595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142164A (ja) * | 2005-11-18 | 2007-06-07 | Toshiba Corp | 電界効果型半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169124B2 (ja) * | 1998-06-29 | 2001-05-21 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| US8823057B2 (en) * | 2006-11-06 | 2014-09-02 | Cree, Inc. | Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US33584A (en) * | 1861-10-29 | Improved water-wheel | ||
| JPH065745B2 (ja) * | 1986-07-31 | 1994-01-19 | 株式会社日立製作所 | 半導体装置 |
| US4990974A (en) * | 1989-03-02 | 1991-02-05 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor |
| JPH03233942A (ja) * | 1990-02-08 | 1991-10-17 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| US5440160A (en) * | 1992-01-28 | 1995-08-08 | Thunderbird Technologies, Inc. | High saturation current, low leakage current fermi threshold field effect transistor |
| JPH0547798A (ja) * | 1991-01-31 | 1993-02-26 | Texas Instr Inc <Ti> | 抵抗性ＡｌＧａＡｓを有するＧａＡｓ ＦＥＴ |
| JPH06177159A (ja) * | 1992-10-09 | 1994-06-24 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JPH07312423A (ja) * | 1994-05-17 | 1995-11-28 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
-
1998
- 1998-03-26 JP JP10079210A patent/JPH10335595A/ja not_active Withdrawn
- 1998-03-31 US US09/050,431 patent/US6025614A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2007142164A (ja) * | 2005-11-18 | 2007-06-07 | Toshiba Corp | 電界効果型半導体装置 |
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| Publication number | Publication date |
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| US6025614A (en) | 2000-02-15 |
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