JPS60158674A - サブミクロン的縦形構造を有する電界効果トランジスタとその製造方法 - Google Patents
サブミクロン的縦形構造を有する電界効果トランジスタとその製造方法Info
- Publication number
- JPS60158674A JPS60158674A JP59272728A JP27272884A JPS60158674A JP S60158674 A JPS60158674 A JP S60158674A JP 59272728 A JP59272728 A JP 59272728A JP 27272884 A JP27272884 A JP 27272884A JP S60158674 A JPS60158674 A JP S60158674A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- effect transistor
- gate
- field effect
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 11
- 239000000463 material Substances 0.000 claims description 19
- 238000001465 metallisation Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 238000006073 displacement reaction Methods 0.000 claims description 2
- 238000002513 implantation Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 230000008021 deposition Effects 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
- H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8122—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は弾道条件または準弾道条件下において動作する
、縦形構造とサブミクロン的寸法を有７る電界効果トラ
ンジスタに係る。このＬ・ランリスタは１００〜２００
Ｇ＋−１２という超高周波数向ｃ）のものである。その
増幅利得とパワーを増すために、超高周波数信号が印加
されるグー］・とドレーンとの間を第２ゲートにより減
結合することによって、出力インピーダンスが増加され
る、つまりこれ（よ四４＠１−ランジスタである。
、縦形構造とサブミクロン的寸法を有７る電界効果トラ
ンジスタに係る。このＬ・ランリスタは１００〜２００
Ｇ＋−１２という超高周波数向ｃ）のものである。その
増幅利得とパワーを増すために、超高周波数信号が印加
されるグー］・とドレーンとの間を第２ゲートにより減
結合することによって、出力インピーダンスが増加され
る、つまりこれ（よ四４＠１−ランジスタである。
本発明によるトランジスタは、金属−半導体または金属
−絶縁体一半導体の型式のものである、。
−絶縁体一半導体の型式のものである、。
それは縦形構造の場合、また特にそれが４ノブマイクロ
的である場合、メリの側にある半導体材料の層の間にｐ
ｎ接合の存在ｔま占えられないからである。それ故に本
発明トランジスタは金属−半導体トランジスタまたはＭ
ＩＳＦＥＴか、あるいは金属−絶縁体一半導体トランジ
スタまたはｌｖｌ Ｉ Ｓ Ｆ Ｅ Ｔであるが、説明
と図解を甲純化するという観点から、Ｍ Ｅ Ｓ Ｆ
Ｅ ’ｒに関して本発明の説明を行なうことにする。
的である場合、メリの側にある半導体材料の層の間にｐ
ｎ接合の存在ｔま占えられないからである。それ故に本
発明トランジスタは金属−半導体トランジスタまたはＭ
ＩＳＦＥＴか、あるいは金属−絶縁体一半導体トランジ
スタまたはｌｖｌ Ｉ Ｓ Ｆ Ｅ Ｔであるが、説明
と図解を甲純化するという観点から、Ｍ Ｅ Ｓ Ｆ
Ｅ ’ｒに関して本発明の説明を行なうことにする。
同じように超高周波数トランジスタ、１なわち１ＧＨｚ
をはるかに超える周波数で動作するトランジスタは、特
にそのゲート長がサブミクロン単位である場合、現在の
ところ■−ｖ類の材料から作られている。本発明はシリ
コントランジスタにも応用できるが、シリコントランジ
スタはガリウムひ素トランジスタのもつ超高周波数性能
レベルからｈｓ ４）離れており、従って本発明はＧａ
１ｎＡＳ、Ｇａ１ｎＡＳ、ＩｎＰなどの材料にも関連す
るものではあるが、ここではＧａＡｓ１〜ランジスタの
場合について説明することにする。
をはるかに超える周波数で動作するトランジスタは、特
にそのゲート長がサブミクロン単位である場合、現在の
ところ■−ｖ類の材料から作られている。本発明はシリ
コントランジスタにも応用できるが、シリコントランジ
スタはガリウムひ素トランジスタのもつ超高周波数性能
レベルからｈｓ ４）離れており、従って本発明はＧａ
１ｎＡＳ、Ｇａ１ｎＡＳ、ＩｎＰなどの材料にも関連す
るものではあるが、ここではＧａＡｓ１〜ランジスタの
場合について説明することにする。
ザブミクロン的縦形トランジスタにおいては、サブミク
ロントランジスタのもつソースおよびドレーンの寸法が
非常に小さいことがら、ソースとドレーン間の出力イン
ピーダンスは低い値となる。
ロントランジスタのもつソースおよびドレーンの寸法が
非常に小さいことがら、ソースとドレーン間の出力イン
ピーダンスは低い値となる。
その結果、能動層を形成する）Ｗい材料層を通じて高い
インピーダンスの獲得はできない。獲得できるパワーを
増すために、インピーダンス値が低い原因となっている
］−ランリスタの出力上にあるグー］への電界効果をし
ゃ断して、トランジスタ人力を表わづグーｌ−をドレー
ンからより良く減結合Ｊ−ることが行なわれる。この減
結合はゲートとドレーンの間に第２の負電位ゾーンを展
開するデバイスを配回することによって獲得される。ま
ｌここのデバイスは電流源に接続されており固定したゲ
ート電圧により制御されるから、変調されることがない
。従ってこの減結合デバイスは第２ゲート電極により構
成されるのであり、これは第１トランジスタグー１〜と
ドレーンとの間にｎかれる。縦形構造においては、これ
ら２つのグー１へはチャネルが通るメサの側にデポジッ
トされる。リブミクロン構造の場合、前記メサはほぼ０
４ミクロンの高さを有するが、本発明によるブｏ ｔス
は、このような１〜ランジスタＣ２つのゲートを有し、
そのうちの１つが他方に関し−〔変位されて超高周波数
ゲートとドレーンとの間に配置されているものの製造方
法について説明する。
インピーダンスの獲得はできない。獲得できるパワーを
増すために、インピーダンス値が低い原因となっている
］−ランリスタの出力上にあるグー］への電界効果をし
ゃ断して、トランジスタ人力を表わづグーｌ−をドレー
ンからより良く減結合Ｊ−ることが行なわれる。この減
結合はゲートとドレーンの間に第２の負電位ゾーンを展
開するデバイスを配回することによって獲得される。ま
ｌここのデバイスは電流源に接続されており固定したゲ
ート電圧により制御されるから、変調されることがない
。従ってこの減結合デバイスは第２ゲート電極により構
成されるのであり、これは第１トランジスタグー１〜と
ドレーンとの間にｎかれる。縦形構造においては、これ
ら２つのグー１へはチャネルが通るメサの側にデポジッ
トされる。リブミクロン構造の場合、前記メサはほぼ０
４ミクロンの高さを有するが、本発明によるブｏ ｔス
は、このような１〜ランジスタＣ２つのゲートを有し、
そのうちの１つが他方に関し−〔変位されて超高周波数
ゲートとドレーンとの間に配置されているものの製造方
法について説明する。
より詳細に占うと、本発明はザブミクロン的縦形構造を
有する電界効果トランジスタであって、その基板の第１
の面はソース電極金属化部を支持し、第２面は能動層と
呼ばれる半導体材料層を支持しており、前記能動層は接
点膚と呼ばれる半導体材料層とドレーン電極金属北部を
支持しており、前記２つの半導体層においてドレーンの
下でエツチングされて少なくとも部分的に能動層の中に
切り込まれており、能動層の導体チャネルの長さは１ミ
クロン以下であり、メサの相え１する２側面にデポジッ
トされかつ変化するにうに配置されている２つのゲート
電極金属化部を有しており、トランジスタの出力インピ
ーダンスを増加する第２ゲートの方が第１制御ゲートよ
りドレーンに近い所にある電界効果トランジスタに係る
。
有する電界効果トランジスタであって、その基板の第１
の面はソース電極金属化部を支持し、第２面は能動層と
呼ばれる半導体材料層を支持しており、前記能動層は接
点膚と呼ばれる半導体材料層とドレーン電極金属北部を
支持しており、前記２つの半導体層においてドレーンの
下でエツチングされて少なくとも部分的に能動層の中に
切り込まれており、能動層の導体チャネルの長さは１ミ
クロン以下であり、メサの相え１する２側面にデポジッ
トされかつ変化するにうに配置されている２つのゲート
電極金属化部を有しており、トランジスタの出力インピ
ーダンスを増加する第２ゲートの方が第１制御ゲートよ
りドレーンに近い所にある電界効果トランジスタに係る
。
次に本発明につい゛Ｃ１添付図面を参照しながら１１制
限的実／７Ｉ態様に関連して、また本発明による１ヘラ
ンジスタの作成を１１能にする方法に関して、ざらにａ
￥廁に説明りる。
限的実／７Ｉ態様に関連して、また本発明による１ヘラ
ンジスタの作成を１１能にする方法に関して、ざらにａ
￥廁に説明りる。
第′１図はりゾミクＬ１ン縦形電界効果トランジスタに
関りるドレーン電圧Ｖ。Ｓを関数とり゛るドレーン゛：
■流’ＧＳの特１！１曲線条示リー６異なるゲート電圧
■Ｇ８に対応する様々な曲線がこのグラフ上に重ねて示
されているが、全く説明上の１ｊｌｉ由で正、零、負の
ゲート電圧が選ばれた。
関りるドレーン電圧Ｖ。Ｓを関数とり゛るドレーン゛：
■流’ＧＳの特１！１曲線条示リー６異なるゲート電圧
■Ｇ８に対応する様々な曲線がこのグラフ上に重ねて示
されているが、全く説明上の１ｊｌｉ由で正、零、負の
ゲート電圧が選ばれた。
これら特性曲線は各々、第′１部分つまり線形部分１か
ら構成され（おり、ここでその部分は、ドレーン電圧が
緩やかに増加する時に急速に増加してｄ３す、曲線の凹
所は縦座標の方を向いでいる。これは従来の電界効果１
〜ランジスタで見られような曲線の凹所が横座標のｈを
向く形状と反対である。
ら構成され（おり、ここでその部分は、ドレーン電圧が
緩やかに増加する時に急速に増加してｄ３す、曲線の凹
所は縦座標の方を向いでいる。これは従来の電界効果１
〜ランジスタで見られような曲線の凹所が横座標のｈを
向く形状と反対である。
これはトランジスタの弾道動作または準弾道動作による
ものである。より詳細に言うと、トランジスタは真空管
に存在するような全くの弾道条件下では決して機能する
ことはないが、その代り準弾道条件下で機能する。本発
明によるトランジスタは準弾道条件下で機能するという
事実によって、これらの特性曲線はｌ ｌ？したいもの
よりずっと顕著な傾斜をもつ第２部分を有する。必要な
曲線は点線で描いた曲線であり、それは高出力インピー
ダンスに相当するものである。この曲線は少なくともト
ランジスタのブレークダウン電圧の低限において、ドレ
ーン電圧の横座標に対して実質的に平行に伸びる。
ものである。より詳細に言うと、トランジスタは真空管
に存在するような全くの弾道条件下では決して機能する
ことはないが、その代り準弾道条件下で機能する。本発
明によるトランジスタは準弾道条件下で機能するという
事実によって、これらの特性曲線はｌ ｌ？したいもの
よりずっと顕著な傾斜をもつ第２部分を有する。必要な
曲線は点線で描いた曲線であり、それは高出力インピー
ダンスに相当するものである。この曲線は少なくともト
ランジスタのブレークダウン電圧の低限において、ドレ
ーン電圧の横座標に対して実質的に平行に伸びる。
１００乃至２００Ｇ ｌ−Ｉ Ｚで動作づるごく小型の
トランジスタを想定したとき、一定のパワーを得るとい
う目的のために実際に重要なのは、トランジスタがその
ドレーンに出力抵抗を有することである。
トランジスタを想定したとき、一定のパワーを得るとい
う目的のために実際に重要なのは、トランジスタがその
ドレーンに出力抵抗を有することである。
それは出力抵抗にデバイスを通過する電流の強疫０２乗
をかけたものに対して、パワーが比例するからにすぎな
い。電流は加熱すると再結合によって電子の拡散を助け
、それが弾道効果を減少さぜるために、電流は制限を受
りている。抵抗が低寸ぎると、得られるパワーも低くな
る。 ザブミクロン電界効果の出力抵抗を増すための本
発明による解決法が、第２図に示されている。 電界効
果１−ランリスタが縦形の場合、１ノブミクロングー１
−の長さの出力インピーダンスは低く、それによって高
周波数で安定増幅する可能セが制限される。
をかけたものに対して、パワーが比例するからにすぎな
い。電流は加熱すると再結合によって電子の拡散を助け
、それが弾道効果を減少さぜるために、電流は制限を受
りている。抵抗が低寸ぎると、得られるパワーも低くな
る。 ザブミクロン電界効果の出力抵抗を増すための本
発明による解決法が、第２図に示されている。 電界効
果１−ランリスタが縦形の場合、１ノブミクロングー１
−の長さの出力インピーダンスは低く、それによって高
周波数で安定増幅する可能セが制限される。
しかしながら、チャネルのどちらかの側にグー１〜を置
く可能性が存在し、それによって高いトランスコンダク
タンスｇｍが獲得されると共に、１ノ゛ブミクロンプレ
ーナ構造に見られる基板への注入電流の効果を無くすこ
とが可能になる。
く可能性が存在し、それによって高いトランスコンダク
タンスｇｍが獲得されると共に、１ノ゛ブミクロンプレ
ーナ構造に見られる基板への注入電流の効果を無くすこ
とが可能になる。
第２図の構成図は、基板の他にソースＳ１ゲーｈ Ｇ
１により制御されるチャネルＣ１ドレーンＤを有する主
電界効果トランジスタを示している。
１により制御されるチャネルＣ１ドレーンＤを有する主
電界効果トランジスタを示している。
主トランジスタは電流源として作用する二次トランシタ
に直列に接続されている。この二次１−ランリスタは、
主トランジスタのチ１１ネルＣをそのソースとみなし、
ドレーンＤは主および二次トランジスタに共通である。
に直列に接続されている。この二次１−ランリスタは、
主トランジスタのチ１１ネルＣをそのソースとみなし、
ドレーンＤは主および二次トランジスタに共通である。
またゲートＧ２は、例えば変調されない電位を適用する
ことによって、二次トランジスタに属する負の電位ゾー
ンを生み出すことを可能にし、その結果主トランジスタ
の変調空乏ゾーンとドレーンＤを減結合する。それ故、
主トランジスタのゲートＧ１とドレーンＤとの間に挿入
された二次トランジスタは電流調整器として作用し、ま
たＧ１とＤの間の減結合効果の結果として主トランジス
タの出力インピーダンスを増加する。
ことによって、二次トランジスタに属する負の電位ゾー
ンを生み出すことを可能にし、その結果主トランジスタ
の変調空乏ゾーンとドレーンＤを減結合する。それ故、
主トランジスタのゲートＧ１とドレーンＤとの間に挿入
された二次トランジスタは電流調整器として作用し、ま
たＧ１とＤの間の減結合効果の結果として主トランジス
タの出力インピーダンスを増加する。
第３図は本発明によるトランジスタをＭ １！Ｊ する
方法を示している。発明が適用されるトランジスタは、
そのチャネルまたはグー１−の長さが１ノブミクロン的
であるもの、すなわち２つのソース層とドレーン層の間
の距離がＧａＡＳの場合にはほぼ０．４ミクロン以下の
ものであることは自明である。
方法を示している。発明が適用されるトランジスタは、
そのチャネルまたはグー１−の長さが１ノブミクロン的
であるもの、すなわち２つのソース層とドレーン層の間
の距離がＧａＡＳの場合にはほぼ０．４ミクロン以下の
ものであることは自明である。
本発明によるトランジスタは、ｒｌ−１−形の材料から
成る基板４を有しており、基板４は接点電極１を支持し
ている。基板により支持されるこの電極がソース電極と
なる。それは先にも述べた通り、トランジスタの第２ゲ
ートはドレーンにより近くな１ノればならず、ソースを
メリの上に置き、ドレーンを基板の上に置くといった逆
の構造は、想定はできても実現は困難なためである。基
板４の上にはｒ１形にドープされた材料の層５がゲボジ
ッ１゛されており、それが能動層を形成してこの中に前
記縦形トランジスタの導体チャネルが伸びる。層５はｎ
＋形にドープした＠利から成る膜６を支持してＪ３す、
これが熱い電子を注入するためのヘテロ接合を形成する
。この膜はまた、トランジスタドレーンを形成している
金属膜８の金属化部に対しても良好な接点を与える。こ
のようにして、層５の厚さはドレーンに対して垂直に、
はぼ０．４ミクロンとなる。
成る基板４を有しており、基板４は接点電極１を支持し
ている。基板により支持されるこの電極がソース電極と
なる。それは先にも述べた通り、トランジスタの第２ゲ
ートはドレーンにより近くな１ノればならず、ソースを
メリの上に置き、ドレーンを基板の上に置くといった逆
の構造は、想定はできても実現は困難なためである。基
板４の上にはｒ１形にドープされた材料の層５がゲボジ
ッ１゛されており、それが能動層を形成してこの中に前
記縦形トランジスタの導体チャネルが伸びる。層５はｎ
＋形にドープした＠利から成る膜６を支持してＪ３す、
これが熱い電子を注入するためのヘテロ接合を形成する
。この膜はまた、トランジスタドレーンを形成している
金属膜８の金属化部に対しても良好な接点を与える。こ
のようにして、層５の厚さはドレーンに対して垂直に、
はぼ０．４ミクロンとなる。
メリは層６と５の中に形成され、９で示されるゲート電
極Ｇ１と１０で示されるゲート電極Ｇ２が前記メリの相
対する２側面にデポジットされる。
極Ｇ１と１０で示されるゲート電極Ｇ２が前記メリの相
対する２側面にデポジットされる。
これら２つの電極１ｆｆｌの変位は、７第２電極Ｇ２を
絶縁体の層１１の上にデポジットすることでｙＡ得され
ている。その上、植込みされた領域１２が半導体で、能
動層の中に形成され、部分的にメリー基部の周りの基板
の中に形成されている場合、本発明による１〜ランジス
タの特性が向上する。
絶縁体の層１１の上にデポジットすることでｙＡ得され
ている。その上、植込みされた領域１２が半導体で、能
動層の中に形成され、部分的にメリー基部の周りの基板
の中に形成されている場合、本発明による１〜ランジス
タの特性が向上する。
三極管トラ・ンリスタの動作が第４図に示されているが
、これは縦形電界効果トランジスタの等価回路を甲純化
して示すものである。
、これは縦形電界効果トランジスタの等価回路を甲純化
して示すものである。
この智両回路においては、ゲートＱが四極子入力を構成
し、ドレーンが四極Ｆ！１１力を構成しており、ソース
は四極子人力と出力に共通となっている。ゲートはグー
１〜抵抗Ｒ６を有しており、グー１〜とソースの間に電
圧源■。８がある１、漂遊容量Ｃは電圧源に関して並列
に配置されている。［・Ｓ ランリスタ出力、すなわち電圧源は電「Ｖ６３にトラン
ジスタコンダクタンスｇｍをかけたものに等しく、前記
電圧源自体が抵抗Ｒｇｄに並列になっている。１ソース
とドレーンの間の出力インピーダンスの値が低いことは
、グーｌ−の電界効果によって説明される。この問題は
グー１−とドレーンの間の減結合を増すことによつ′Ｃ
解決され、このことはＪ：たｎ周波数でのトランジスタ
の安定性も向上さける。
し、ドレーンが四極Ｆ！１１力を構成しており、ソース
は四極子人力と出力に共通となっている。ゲートはグー
１〜抵抗Ｒ６を有しており、グー１〜とソースの間に電
圧源■。８がある１、漂遊容量Ｃは電圧源に関して並列
に配置されている。［・Ｓ ランリスタ出力、すなわち電圧源は電「Ｖ６３にトラン
ジスタコンダクタンスｇｍをかけたものに等しく、前記
電圧源自体が抵抗Ｒｇｄに並列になっている。１ソース
とドレーンの間の出力インピーダンスの値が低いことは
、グーｌ−の電界効果によって説明される。この問題は
グー１−とドレーンの間の減結合を増すことによつ′Ｃ
解決され、このことはＪ：たｎ周波数でのトランジスタ
の安定性も向上さける。
このような減結合は、第３図中１０で示される第２ゲー
ト０２により達成されるもので、この第：２ゲー１〜は
第１グー１−０１よりドレーンに近いところにある。
ト０２により達成されるもので、この第：２ゲー１〜は
第１グー１−０１よりドレーンに近いところにある。
２つのゲートは２つの配置ににって分極できる。
すなわち１つには２つのゲートをｄ、ｃ、電圧である電
位■６２により全く同一に分極し、先に述べた通り本発
明の１−ランリスタは超高周波数に関係しているため、
第１トランジスタゲー１− Ｇ １もまた無線周波数電
圧で分極される。この場合、２つのグー１〜は金属膜に
より接続されており、この金属膜が同時に２つのゲート
に超高周波数信号電圧を印加することを可能にしている
。２つめの場合には、ソースに近い第１ゲートＧ１が無
線周波数信号によって分極され、第２ゲートＧ２は静電
位Ｖ６２を受ける。この場合２つのグー１−は相互接続
されない。
位■６２により全く同一に分極し、先に述べた通り本発
明の１−ランリスタは超高周波数に関係しているため、
第１トランジスタゲー１− Ｇ １もまた無線周波数電
圧で分極される。この場合、２つのグー１〜は金属膜に
より接続されており、この金属膜が同時に２つのゲート
に超高周波数信号電圧を印加することを可能にしている
。２つめの場合には、ソースに近い第１ゲートＧ１が無
線周波数信号によって分極され、第２ゲートＧ２は静電
位Ｖ６２を受ける。この場合２つのグー１−は相互接続
されない。
第５〜８図は、本発明による電界効果トランジスタの各
製造段階を示すものである。
製造段階を示すものである。
第５図に示す第１段階で【よ、メジ“構造がｎ−１−４
ｇにドープされｌこ材１１基板の上に形成される。［）
形材料では弾道式または準弾道式の超高周波数トランジ
スタをｆすることは不可能である／＝め、基板はｎｌ−
形Ｃル）ることが望ましいのである、。
ｇにドープされｌこ材１１基板の上に形成される。［）
形材料では弾道式または準弾道式の超高周波数トランジ
スタをｆすることは不可能である／＝め、基板はｎｌ−
形Ｃル）ることが望ましいのである、。
さらに、先にも述べたように、Ｊｔ板はＧａＡＳ。
ＧａＡＩＡＳ、ＩｎＰ、Ｇａ１ｎＰなどのＵＦ５１で作
られる。周知のブＪ法を用いて、基板４の十によｆｎ形
材料の層５と、ヘテ［１接合を形成ターる［）＋形４４
利の膜６がデポジットされる。層５と６の厚さは、層５
のメ→ノ面の周囲に延びる分を考虞に入れても、１ミク
ロンに等しいかあるいはそれ双手となる。次にソースと
ドレーンの金属化部または金属膜７，８がそれぞれ形成
されて、植込みによりメジ基部の周りに半絶縁ゾーン１
２が作られる。
られる。周知のブＪ法を用いて、基板４の十によｆｎ形
材料の層５と、ヘテ［１接合を形成ターる［）＋形４４
利の膜６がデポジットされる。層５と６の厚さは、層５
のメ→ノ面の周囲に延びる分を考虞に入れても、１ミク
ロンに等しいかあるいはそれ双手となる。次にソースと
ドレーンの金属化部または金属膜７，８がそれぞれ形成
されて、植込みによりメジ基部の周りに半絶縁ゾーン１
２が作られる。
第６図に示されるその後の状態では、参照符号９で示さ
れる第１ゲートＧ１を金属膜によってデポジットされる
。このことはトランジスタ構造に関して一方の側から傾
斜した方向性のソースにより行なわれる。この金属膜は
第６図中左側から来る矢印によって象徴的に示されてい
る。
れる第１ゲートＧ１を金属膜によってデポジットされる
。このことはトランジスタ構造に関して一方の側から傾
斜した方向性のソースにより行なわれる。この金属膜は
第６図中左側から来る矢印によって象徴的に示されてい
る。
第１ゲートＧ１または９が形成され終わると、その後に
続く第７図の動作は製造中つ、［−への異なるメジを分
離している溝または凹所の中に絶縁層１１をデポジット
することがら成る。従って、当業者にとって自明の通り
、このようなトランジスタは集合的なプロレスで製造さ
れるのであり、第５〜８図は、同時に多数のトランジス
タが形成されるウェーハの断）１を示しているのである
。２つのメサの間に凹所があるのはこの理由による。絶
縁体１１の性質は、トランジスタにめる特性によって決
まる。また出発材料と、絶縁層が結晶格子を破壊づるこ
となくそれらの表面にデポジットできる条件によっても
決まる。この絶縁体は窒化ｉＪい素その他の材料から形
成できる。
続く第７図の動作は製造中つ、［−への異なるメジを分
離している溝または凹所の中に絶縁層１１をデポジット
することがら成る。従って、当業者にとって自明の通り
、このようなトランジスタは集合的なプロレスで製造さ
れるのであり、第５〜８図は、同時に多数のトランジス
タが形成されるウェーハの断）１を示しているのである
。２つのメサの間に凹所があるのはこの理由による。絶
縁体１１の性質は、トランジスタにめる特性によって決
まる。また出発材料と、絶縁層が結晶格子を破壊づるこ
となくそれらの表面にデポジットできる条件によっても
決まる。この絶縁体は窒化ｉＪい素その他の材料から形
成できる。
最摂に第８図においては、参照符号１０″ｃ示される第
２ゲートＱ２が、第６図で第１グー１〜Ｇ１をデポジッ
１〜したのと同じｌｊ法を用いる第２方向性金属化によ
って形成される。しかしこの場合の方向性は、第１ゲー
トＧ１を受けｌｃのと反対のメ１ノーの側に向けられる
ものである。貨１８図では、この方向性金属化が右側か
ら来る矢印によっ−Ｃ象徴的に示されている。
２ゲートＱ２が、第６図で第１グー１〜Ｇ１をデポジッ
１〜したのと同じｌｊ法を用いる第２方向性金属化によ
って形成される。しかしこの場合の方向性は、第１ゲー
トＧ１を受けｌｃのと反対のメ１ノーの側に向けられる
ものである。貨１８図では、この方向性金属化が右側か
ら来る矢印によっ−Ｃ象徴的に示されている。
このように、各トランジスタが２つの金属化Ｇ１つまり
９と０２つまり１０を受り終わると、第２グー１−Ｇ２
は絶縁層１１に支持され、かつ第１グー ｌ−Ｇ １に
関してすらせ′Ｃ配置されており、また前ｂｄ第２ゲー
トの方がｍ１グー１〜Ｇ１よりドレーンに近くなって場
いることが明白である。
９と０２つまり１０を受り終わると、第２グー１−Ｇ２
は絶縁層１１に支持され、かつ第１グー ｌ−Ｇ １に
関してすらせ′Ｃ配置されており、また前ｂｄ第２ゲー
トの方がｍ１グー１〜Ｇ１よりドレーンに近くなって場
いることが明白である。
この製造段階において、１−ランリスタが個別要素の形
で製造される場合、２゛つのメ４ノの間にある凹所の中
に通す形でウェー八が切断され、１−ランリスタはその
４つの電極、すなわちソース、ドレーンおよび２つのグ
ー１− Ｇ １とＧ２上に電気的結線を用いて接続され
る。トランジスタが集積回路の一部を形成する場合には
、１〜ラジスタの切断が行なわれないことは自明である
。
で製造される場合、２゛つのメ４ノの間にある凹所の中
に通す形でウェー八が切断され、１−ランリスタはその
４つの電極、すなわちソース、ドレーンおよび２つのグ
ー１− Ｇ １とＧ２上に電気的結線を用いて接続され
る。トランジスタが集積回路の一部を形成する場合には
、１〜ラジスタの切断が行なわれないことは自明である
。
本発１１１１によるトランジスタは、第５へ・８図にｔ
よ示されてはいないが、第２Ｍｌ５ゲー１〜を有する場
合もある。ＭＩＳトランジスタをＩｌ造するためには、
第６図の段階の後に絶縁月料の層をメジの両側と、２つ
のメジの間にある凹所または溝の上に上にデポジン１−
シて、その層の上に第２ゲートＧ２をデポジットするだ
りで良い。小型なことは、メジの両側が絶縁層ま１＝は
酸化物層を受りることである。これはトランジスタの側
縁部において、導体チャネルが暴仮に対して平坦でも平
（ｊでもなくメジの内部に延びるためである。２つのＹ
ＥＳゲーグー、２つのＭＩＳゲーグー、またはＹ Ｅ
Ｓグー１〜とＭＩＳゲーグーの間と、いくつかの組合Ｕ
が可能である。
よ示されてはいないが、第２Ｍｌ５ゲー１〜を有する場
合もある。ＭＩＳトランジスタをＩｌ造するためには、
第６図の段階の後に絶縁月料の層をメジの両側と、２つ
のメジの間にある凹所または溝の上に上にデポジン１−
シて、その層の上に第２ゲートＧ２をデポジットするだ
りで良い。小型なことは、メジの両側が絶縁層ま１＝は
酸化物層を受りることである。これはトランジスタの側
縁部において、導体チャネルが暴仮に対して平坦でも平
（ｊでもなくメジの内部に延びるためである。２つのＹ
ＥＳゲーグー、２つのＭＩＳゲーグー、またはＹ Ｅ
Ｓグー１〜とＭＩＳゲーグーの間と、いくつかの組合Ｕ
が可能である。
ここでは１つのドレーン電極と基板の間にチャネルＭを
１つだりイ４する１〜ランジスタの場合に関連して、本
発明の説明が行なわれて来たが、平滑層、熱い電子を含
む加速層などもつと多くの月オ゛３１層を右するものや
、これまでに述べたちのＪ：り複↑（［な材料をイ］１
Ｊ′るものなど、もつと複雑なトランジスタにも応用で
きるものであることは自明である。ただし、この１ヘラ
ンジスタの動作周波数は２（ＩＯＧ ＬＩ Ｚまでのレ
ンジにあることから、これが高速材料に関連することも
明らかである。
１つだりイ４する１〜ランジスタの場合に関連して、本
発明の説明が行なわれて来たが、平滑層、熱い電子を含
む加速層などもつと多くの月オ゛３１層を右するものや
、これまでに述べたちのＪ：り複↑（［な材料をイ］１
Ｊ′るものなど、もつと複雑なトランジスタにも応用で
きるものであることは自明である。ただし、この１ヘラ
ンジスタの動作周波数は２（ＩＯＧ ＬＩ Ｚまでのレ
ンジにあることから、これが高速材料に関連することも
明らかである。
第１図Ｇ、Ｌ準弾道式７ｕ ＩｉＩ＋Ｉ効宋トランジス
クにおりるいろいろなゲート７ｔ２圧に関してのドレー
ン化１［をｉｌｌ数としてのドレーン電流の１４竹曲線
を示し、第２図は縦形電界効果トランジスタに、電流源
に接続された電界効果トランジスタが加えられたものの
ブロック図、第３図は本発明による縦形電界効果トラン
ジスタの断面図、第４図は縦形電界効果トランジスタ（
三Ｓ管）の略等１ｆｆｉｉ回路図、第５図から第８図は
本発明によるザブミクロン縦形電界効果トランジスタの
いろいろな製造段階を示す。 ４・・・・・・基板、５・・・・・・能動層、６・・・
・・・接点層、１・・・・・・ソース、８・・・・・・
ドレーン、９，１０・・・・・・グー１〜電極、１１・
・・・・・絶縁層、１２・・・・・・半絶縁ゾーン。 ／Ｉ河人 ）Ａ″−２１７”７ 代理人 力′理十月１ 口 義 雄
クにおりるいろいろなゲート７ｔ２圧に関してのドレー
ン化１［をｉｌｌ数としてのドレーン電流の１４竹曲線
を示し、第２図は縦形電界効果トランジスタに、電流源
に接続された電界効果トランジスタが加えられたものの
ブロック図、第３図は本発明による縦形電界効果トラン
ジスタの断面図、第４図は縦形電界効果トランジスタ（
三Ｓ管）の略等１ｆｆｉｉ回路図、第５図から第８図は
本発明によるザブミクロン縦形電界効果トランジスタの
いろいろな製造段階を示す。 ４・・・・・・基板、５・・・・・・能動層、６・・・
・・・接点層、１・・・・・・ソース、８・・・・・・
ドレーン、９，１０・・・・・・グー１〜電極、１１・
・・・・・絶縁層、１２・・・・・・半絶縁ゾーン。 ／Ｉ河人 ）Ａ″−２１７”７ 代理人 力′理十月１ 口 義 雄
Claims (1)
- 【特許請求の範囲】 （１） υブミクロン的縦形構造を右する電界効果トラ
ンジスタであって、その基板の第１の面はソース電極金
属化部を支Ｊ？＋ Ｌ／、第２面は能動層と呼ばれる半
導体材ｒｉＩ層を支持しており、前記能動層は接点層と
呼ばれる半導体材料層とドレーン電極金属化部を支持し
ており、前記２つの半導体層にａ３い℃ドレーンの下で
メジがエツチングされて、少なくとも部分的に能動層の
中に切り込まれており、能動層の導体チャネルの長さｔ
；１１ミクＵン以下ぐあり、メサの相対りる２側面にデ
ポジットされかつ変位するように配置されでいる２つの
ゲート電極金属化部を有してａ３す、トランジスタの出
力インピーダンスを増加する第２ゲートの方が第１制御
ゲートＪ：リドレーンに近い所にあることを特徴と覆る
電界効果トランジスタ。 ■ メサの片側にデポジットされた第１ゲートの金属化
部がメサ形成により自由になった能動層の上面に延長さ
れており、メジの反対側にデポジットされた第２ゲート
の金属化部は絶縁材料の層の表面に延長されていて、そ
の絶縁材料層自体は能動層の上表面にデポジットされて
おり、前記絶縁層の厚みが２つのゲート間に変位を生み
出していることを特徴とする特許請求の範囲第１項に記
載の電界効果トランジスタ。 （３） 早板及び接点層がｎ 形にドープされた半導体
材料から作られており、能動層はｎ形にドープされた半
導体材料から作られていることを特徴とする特許請求の
範囲第１項に記載の電界効果トランジスタ。 （４）能ｉＩ！ｌ１層および接点層と同様に基板の半導
体重１もＧａＡｓ、ΔＩ Ｇａ１−ｘＡｓ、Ｉ ｎＰ。 Ｇａ１ｎ’Ｐなど■〜Ｖ類からのもの′ＣあることをＱ
４７１′１ｉとり゛る特許請求の範囲第１項に記載の電
界効果］・ランリスタ。 （５） 能動層の半導体＠ｖ１が植込みによりメ（）の
周りで半絶縁ｆ！１にされていることを特徴とする特許
請求の範囲第１項に記載の電界効果トランジスタ。 （６）絶縁材料層（Ｍ［Ｓ）または酸化物材ＦＩ層（Ｍ
ＯＳ）が、グー１へ金属化のデポジションに先立って、
予めメジの両側にデポジットされていることを特徴とす
るＭＯＳＦＥＴ−またはＭ Ｉ Ｓ Ｆ Ｅ Ｔ形の本
発明による電界効果トランジスタ。 （１ン ザブミクロン縦形電界効果トランジスタの製造
方法であって、ｔｌ 形にドープされた半導体材Ｆ１基
板上に厚さ１ミク［ノン以下のｎ形にドープした能動層
とｎ 形にドープした接点層をデポジットし、基板の裏
側にソース金属化部をデポジットして接点層上にドレー
ン金属化部をデポジットし、２つの層に部分的に作用プ
゛ることでメリをエツチングする段階と、非等方性法を
用いてメリの第１側面に金属蒸着することによって第１
ゲートをデポジットする段階と、メリの形成により自由
になった能動層の表面子に絶縁材料層をデポジットする
段階と、非等方性法によりメリーの第１側面と相対する
第２側面上に金属蒸＠することで第２ゲートをデポジッ
トする段階とから成ることを特徴とツる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8320840A FR2557368B1 (fr) | 1983-12-27 | 1983-12-27 | Transistor a effet de champ, de structure verticale submicronique, et son procede de realisation |
| FR8320840 | 1983-12-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60158674A true JPS60158674A (ja) | 1985-08-20 |
Family
ID=9295600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272728A Pending JPS60158674A (ja) | 1983-12-27 | 1984-12-24 | サブミクロン的縦形構造を有する電界効果トランジスタとその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4698654A (ja) |
| EP (1) | EP0149390B1 (ja) |
| JP (1) | JPS60158674A (ja) |
| DE (1) | DE3472041D1 (ja) |
| FR (1) | FR2557368B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855797A (en) * | 1987-07-06 | 1989-08-08 | Siemens Corporate Research And Support, Inc. | Modulation doped high electron mobility transistor with n-i-p-i structure |
| US4839310A (en) * | 1988-01-27 | 1989-06-13 | Massachusetts Institute Of Technology | High mobility transistor with opposed-gates |
| US5177027A (en) * | 1990-08-17 | 1993-01-05 | Micron Technology, Inc. | Process for fabricating, on the edge of a silicon mesa, a MOSFET which has a spacer-shaped gate and a right-angled channel path |
| US6143582A (en) * | 1990-12-31 | 2000-11-07 | Kopin Corporation | High density electronic circuit modules |
| KR950034830A (ko) * | 1994-04-29 | 1995-12-28 | 빈센트 비. 인그라시아 | 전계 효과 트랜지스터 및 이 트랜지스터의 제조 방법 |
| JPH08204191A (ja) * | 1995-01-20 | 1996-08-09 | Sony Corp | 電界効果トランジスタ及びその製造方法 |
| US5675164A (en) * | 1995-06-07 | 1997-10-07 | International Business Machines Corporation | High performance multi-mesa field effect transistor |
| JP4650224B2 (ja) * | 2004-11-19 | 2011-03-16 | 日亜化学工業株式会社 | 電界効果トランジスタ |
| JP5087818B2 (ja) * | 2005-03-25 | 2012-12-05 | 日亜化学工業株式会社 | 電界効果トランジスタ |
| US8742490B2 (en) * | 2011-05-02 | 2014-06-03 | Monolithic Power Systems, Inc. | Vertical power transistor die packages and associated methods of manufacturing |
| US11562931B2 (en) * | 2021-06-17 | 2023-01-24 | International Business Machines Corporation | 3D stackable bidirectional access device for memory array |
| KR20240007269A (ko) * | 2021-10-25 | 2024-01-16 | 창신 메모리 테크놀로지즈 아이엔씨 | 반도체 구조 및 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3851379A (en) * | 1973-05-16 | 1974-12-03 | Westinghouse Electric Corp | Solid state components |
| US4160259A (en) * | 1976-12-27 | 1979-07-03 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor device |
| US4129879A (en) * | 1977-04-21 | 1978-12-12 | General Electric Company | Vertical field effect transistor |
| US4262296A (en) * | 1979-07-27 | 1981-04-14 | General Electric Company | Vertical field effect transistor with improved gate and channel structure |
| FR2493604A1 (fr) * | 1980-10-31 | 1982-05-07 | Thomson Csf | Transistors a effet de champ a grille ultra courte |
-
1983
- 1983-12-27 FR FR8320840A patent/FR2557368B1/fr not_active Expired
-
1984
- 1984-12-18 EP EP19840402636 patent/EP0149390B1/fr not_active Expired
- 1984-12-18 DE DE8484402636T patent/DE3472041D1/de not_active Expired
- 1984-12-24 JP JP59272728A patent/JPS60158674A/ja active Pending
-
1986
- 1986-09-22 US US06/910,302 patent/US4698654A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2557368B1 (fr) | 1986-04-11 |
| EP0149390A3 (en) | 1985-09-18 |
| EP0149390B1 (fr) | 1988-06-08 |
| DE3472041D1 (en) | 1988-07-14 |
| US4698654A (en) | 1987-10-06 |
| FR2557368A1 (fr) | 1985-06-28 |
| EP0149390A2 (fr) | 1985-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4698653A (en) | Semiconductor devices controlled by depletion regions | |
| US4115793A (en) | Field effect transistor with reduced series resistance | |
| US8338871B2 (en) | Field effect transistor with electric field and space-charge control contact | |
| JPS60158674A (ja) | サブミクロン的縦形構造を有する電界効果トランジスタとその製造方法 | |
| JPH04279065A (ja) | ショットキー接合型半導体素子 | |
| US6297533B1 (en) | LDMOS structure with via grounded source | |
| JP2001521677A (ja) | 改善された回路特性を有する制御可能な半導体構造体 | |
| Fukuta et al. | Power GaAs MESFET with a high drain-source breakdown voltage | |
| US4549193A (en) | Field effect transistor device utilizing critical buried channel connecting source and drain | |
| US4551904A (en) | Opposed gate-source transistor | |
| US20020017682A1 (en) | Semiconductor device | |
| JPS60133762A (ja) | 縦型構造の電界効果トランジスタ | |
| US5877047A (en) | Lateral gate, vertical drift region transistor | |
| US3378738A (en) | Traveling wave transistor | |
| US6239475B1 (en) | Vertical bipolar transistor having a field shield between the metallic interconnecting layer and the insulation oxide | |
| Pruniaux et al. | A semi-insulated gate gallium-arsenide field-effect transistor | |
| US4951099A (en) | Opposed gate-source transistor | |
| US3296508A (en) | Field-effect transistor with reduced capacitance between gate and channel | |
| US4962050A (en) | GaAs FET manufacturing process employing channel confining layers | |
| KR950007361B1 (ko) | 전계효과트랜지스터 | |
| Oakes et al. | A power silicon microwave MOS transistor | |
| WO1995034913A1 (en) | Bootstrapped-gate field effect transistors and circuits thereof | |
| US6198156B1 (en) | Bipolar power transistors and manufacturing method | |
| US4191963A (en) | Built-in notched channel MOS-FET triodes for high frequency application | |
| US4829349A (en) | Transistor having voltage-controlled thermionic emission |