JP4984645B2

JP4984645B2 - 半導体装置の製造方法

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Publication number: JP4984645B2
Application number: JP2006143107A
Authority: JP
Inventors: 正裕戸塚
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-05-23
Filing date: 2006-05-23
Publication date: 2012-07-25
Anticipated expiration: 2026-05-23
Also published as: JP2007317735A

Description

この発明は半導体装置、特にゲート電極とソースドレイン電極とを埋め込み材で埋め込むようにした半導体装置及びその製造方法に関するものである。

従来の半導体装置、例えば低雑音GaAs高電子移動度トランジスタ(HEMT:High Electron
Mobility Transistor ) は図１０に断面図を示すように、半導体基板１上にＴ型のゲート電極２を設け、その両側にゲート電極２の高さよりも低くなるようにソースドレイン電極３を形成し、全ての電極を埋め込み材４によって埋め込む構成とされている。（例えば特許文献１参照）。

特開平３−８５７３１号公報

従来の半導体装置は上記のように構成され、Ｔ型ゲート電極２の高さは、通常その両側に位置するソースドレイン電極３の高さの２倍以上とされているため、Ｔ型ゲート電極２を埋め込み材４、例えばHEMTの高周波特性改善のためのMSQ(Methyl silsesquioxane)のようなlow-k材で埋め込む場合に、次のような問題点が生じていた。

即ち、ゲート電極２を完全に埋め込むために埋め込み材４を厚く塗布すると、ソースドレイン電極３の上部における埋め込み材４の塗布膜厚が厚くなるため、ソースドレイン電極３上に形成するコンタクトホールの開口が困難になっていた。

また、上記コンタクトホールの開口を容易にするため埋め込み材４を薄く塗布すると、図１０に示すように、ゲート電極２の頭が埋め込み材４から露出するなど各電極の埋め込みが不完全になっていた。

この発明は上記のような問題点を解消するためになされたもので、ゲート電極を完全に埋め込むことが可能な半導体装置及びその製造方法を提供することを目的とする。

この発明に係る半導体装置の製造方法は、半導体基板上に一対のソースドレイン電極を形成し、オーミックアロイを行なう工程と、上記半導体基板及び上記各ソースドレイン電極上に第１のレジストパターンを形成し、上記各ソースドレイン電極の間に開口部を形成する工程と、上記第１のレジストパターン上に第２のレジストパターンを形成し、上記開口部に対応する位置に開口部を形成する工程と、上記第１及び第２のレジストパターンの開口部によりゲート電極を形成し、上記第１及び第２のレジストパターンを除去する工程と、上記各ソースドレイン電極上及び上記ゲート電極上に第３のレジストパターンを形成し、上記各ソースドレイン電極上に開口部を形成する工程と、上記第３のレジストパターンの開口部により上記各ソースドレイン電極上に配線電極を形成し、上記配線電極の上記半導体基板の表面から上端までの高さが上記ゲート電極の上記半導体基板の表面から上端までの高さより高くなるようにする工程と、上記ゲート電極及び各配線電極を埋め込むように上記半導体基板上に埋め込み材を塗布しキュアする工程と、上記埋め込み材の上記各配線電極に対応する位置にコンタクトホールを形成する工程と、上記各コンタクトホールに配線層を形成する工程とを含む。

この発明に係る半導体装置は上記のように構成され、ゲート電極の両側に位置するソースドレイン電極の構造物としての上端の高さが、ゲート電極の上端の高さよりも高く形成されているため、２つのソースドレイン電極で挟まれた部分が埋め込み材の液溜まりとして機能する結果、ゲート電極を完全に埋め込むことが可能となるものである。
また、ソースドレイン電極の上部における埋め込み材の厚さが薄くなるため、コンタクトホールの開口が容易となるものである。

実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、実施の形態１の構成を示す断面図、図２は、実施の形態１の製造方法を工程順に示した断面図である。
なお、これらの図において、図１０と同一または相当部分には同一符号を付している。

実施の形態１による半導体装置は図１に示すように、半導体基板１上にＴ型のゲート電極２を設けると共に、その両側にゲート電極２よりも高いソースドレイン電極３を形成し、埋め込み材４によって全電極を埋め込むようにしたものである。即ち、ソースドレイン電極３の半導体基板１の表面から上端までの高さがゲート電極２の半導体基板１の表面から上端までの高さより高くされている。

このような構成を有する半導体装置の製造方法を図２の工程図にもとづいて説明する。
先ず、（ａ）に示すように、半導体基板１上に第１のレジストパターン１０を形成し、所定位置に開口部１１を形成する。

次に、（ｂ）に示すように、第１のレジストパターン１０上に第２のレジストパターン１２を形成し、上記開口部１１に対応する位置にＴ型のゲート電極２を形成するための開口部１３を形成する。

その後、（ｃ）に示すように、第１、第２のレジストパターンの開口部１１、１３を用いてＴ型のゲート電極２を形成し、第１、第２のレジストパターン１０、１２を除去する。
次に、（ｄ）に示すように、半導体基板１上及びゲート電極２上に第３のレジストパターン１４を形成し、ゲート電極２の両側にソースドレイン電極３用の開口部１５を形成する。

その後、（ｅ）に示すように、開口部１５を用いてゲート電極２の両側にソースドレイン電極３を形成する。この場合、ソースドレイン電極３の半導体基板１の表面から上端までの高さSHがゲート電極２の半導体基板１の表面から上端までの高さGHより高くなるように形成する。なお、SH≦2×GH、W/SH≦2 とすることが望ましい。

次に、（ｆ）に示すように、ゲート電極２及びソースドレイン電極３を完全に埋め込むように、埋め込み材４を塗布しキュアする。その後、（ｇ）に示すように、埋め込み材４のソースドレイン電極３に対応する位置にコンタクトホール１６を形成し、（ｈ）に示すように、コンタクトホール１６に配線層１７を形成して完了する。

なお、化合物半導体では、ソースドレイン電極３にAuGe系の材料が広く用いられているが、この場合は、オーミックアロイ工程が必要となる。オーミックアロイ工程では約380℃と高温となるため、通常、ゲート電極２の劣化を避けるためにゲート電極２の形成前にソースドレイン電極３を形成する必要がある。（後述する実施の形態２の製造方法参照）。

一方、ソースドレイン電極３を厚くすると、ゲート電極２形成用の下層レジストパターン形成が困難になる。従って、実施の形態１においてはオーミックアロイ工程を必要とするソースドレイン電極に適用する場合は、ゲート電極２にWSi等の高融点材料を使用するか、もしくは、ノンアロイでオーミック電極を形成する手法、例えば半導体基板側にコンタクト層(n^＋-InGaAs等)を形成する必要がある。

実施の形態１は上記のように構成されているため、埋め込み材４の塗布に際し、一対のソースドレイン電極３の間の空間が液溜まりとして機能し、ゲート電極２の頭を完全に埋め込むことができる。

実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図３は、実施の形態２の構成を示す断面図、図４は、実施の形態２の製造方法を工程順に示した断面図である。
これらの図において、図１と同一または相当部分には同一符号を付している。

実施の形態２による半導体装置は図３に示すように、半導体基板１上にＴ型のゲート電極２を設けると共に、その両側に通常のソースドレイン電極３を形成し、更にソースドレイン電極３上に配線電極５を積層して半導体基板１の表面から配線電極５の上端までの高さがゲート電極２の半導体基板１の表面から上端までの高さより高くし、埋め込み材４によって全電極を埋め込むようにしている。

このような構成を有する半導体装置の製造方法を図４の工程図にもとづいて説明する。
先ず（ａ）に示すように、半導体基板１上に一対のソースドレイン電極３を形成し約380℃でオーミックアロイを行う。

次に、（ｂ）に示すように、各ソースドレイン電極３上に第１のレジストパターン１０を形成し、各ソースドレイン電極３の間に開口部１１を形成する。
次に、（ｃ）に示すように、第１のレジストパターン１０上に第２のレジストパターン１２を形成し、上記開口部１１に対応する位置にＴ型のゲート電極２を形成するための開口部１３を形成する。

その後、（ｄ）に示すように、第１、第２のレジストパターンの開口部１１、１３を用いてＴ型のゲート電極２を形成し、第１、第２のレジストパターン１０、１２を除去する。
次に、（ｅ）に示すように、各ソースドレイン電極３上及びゲート電極２上に第３のレジストパターン１４を形成し、各ソースドレイン電極上に開口部１５を形成する。

その後、（ｆ）に示すように、開口部１５を用いて各ソースドレイン電極３上に配線電極５を形成する。この場合、半導体基板１の表面から配線電極５の上端までの高さSHがゲート電極２の半導体基板１の表面から上端までの高さGHより高くなるように形成する。なお、SH≦2×GH、W/SH≦2 とすることが望ましい。また、配線電極５の幅HWはソースドレイン電極３の幅SWに極力近くすることが望ましい。

次に、（ｇ）に示すように、埋め込み材４をゲート電極２及び各配線電極５が完全に埋まるように塗布しキュアする。その後、（ｈ）に示すように、埋め込み材４の各配線電極５に対応する位置にコンタクトホール１６を形成し、（ｉ）に示すように、コンタクトホール１６に配線層１７を形成して完了する。

実施の形態２は上記のように構成され、通常のソースドレイン電極３の上に配線電極５を形成し、ソースドレイン電極３と配線電極５の高さの和がゲート電極２の高さより高くなるようにしているため、実施の形態１と同様に、埋め込み材４の塗布に際し、一対の配線電極５の間の空間が液溜まりとして機能し、ゲート電極２の頭を完全に埋め込むことができる。

実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図５は、実施の形態３の構成を示す断面図である。この図において、図１と同一または相当部分には同一符号を付している。

実施の形態３による半導体装置は実施の形態２の簡略形で、図３に示す配線電極５に代えてゲート電極６をソースドレイン電極３上に設けるものであり、ゲート電極６はＴ型のゲート電極２の形成時に同時形成するようにしたものである。

この半導体装置の製造工程は図示していないが、実施の形態２の工程を示す図４の（ｃ）において、ソースドレイン電極３上にも開口部１３を形成し、（ｄ）の工程においてＴ型のゲート電極２の形成と同時にソースドレイン電極３上にもゲート電極６を形成するものである。

ゲート電極６とソースドレイン電極３の高さの和SHと、Ｔ型のゲート電極２の高さGHとの関係、ゲート電極６の幅HWとソースドレイン電極３の幅SWとの関係等は実施の形態２と同じであり、また、その後の製造工程は図４の（ｆ）（ｇ）（ｈ）（ｉ）と同じであるため説明を省略する。

実施の形態３は上記のように構成されているため、実施の形態２と同等の効果を期待することができる。

実施の形態４．
次に、この発明の実施の形態４を図にもとづいて説明する。図６は、実施の形態４の構成を示す断面図である。この図において、図１と同一または相当部分には同一符号を付している。

実施の形態４による半導体装置は実施の形態２の変形であり、図３に示す配線電極５に代えてSiOやSiNからなる絶縁膜７をソースドレイン電極３上に設けたものである。

この半導体装置の製造工程は図４の配線電極５を絶縁膜７に代えればほぼ同じ製造工程であるため、図示及び説明を省略する。図４と異なる製造工程は、（ｈ）の工程の後に、フッ酸等で絶縁膜７をウェットエッチングすることにより、絶縁膜７中にソースドレイン電極３に至る開口部（図示せず）を形成する工程が加えられ、その後（ｉ）の工程に至る点である。

なお、埋め込み材４としてはフッ酸で腐食されない有機系low-k材である例えばポリイミドやPAE（ポリアリーレンエーテル）を用いることができる。

実施の形態４は上記のように構成されているため、実施の形態２と同等の効果を期待することができる。

実施の形態５．
次に、この発明の実施の形態５を図にもとづいて説明する。図７は、実施の形態５の構成を示す断面図である。この図において、図１と同一または相当部分には同一符号を付している。

実施の形態５による半導体装置は、実施の形態４の変形であり、図６に示す絶縁膜７に代えてレジスト等の有機膜８をソースドレイン電極３上に積層させるものである。

この半導体装置の製造工程は図４の配線電極５をレジスト等の有機膜８に代えればほぼ同じ製造工程であるため、図示及び説明を省略する。
図４と異なる製造工程は、実施の形態４と同様に、（ｈ）の工程の後に、レジスト剥離液等の有機溶剤で有機膜８をウェットエッチングすることにより、有機膜８中にソースドレイン電極３に至る開口部（図示せず）を形成する工程が加えられ、その後（ｉ）の工程に至る点である。

なお、埋め込み材４としては有機溶剤で腐食されない無機系low-k材である例えばHSQ(Hydrogen Silsesquioxane)を用いることができる。

実施の形態５は上記のように構成されているため、実施の形態２と同等の効果を期待することができる。

実施の形態６．
次に、この発明の実施の形態６を図にもとづいて説明する。図８は、実施の形態６の構成を示す断面図、図９は、実施の形態６の製造方法を工程順に示した断面図である。
これらの図において、図１と同一または相当部分には同一符号を付している。

実施の形態６による半導体装置は図８に示すように、ソースドレイン電極３と同じ高さの下部ゲート電極９を形成し、ソースドレイン電極３との間に埋め込み材４Ａを塗布してキュアした後、エッチバックによってソースドレイン電極３及び下部ゲート電極９の頭出しを行い、その後、上記ソースドレイン電極３及び下部ゲート電極９上にそれぞれ同じ高さの配線電極５を形成したものである。

このような構成を有する半導体装置の製造工程を図９の工程図にもとづいて説明する。
先ず（ａ）に示すように、半導体基板１上に一対のソースドレイン電極３を形成し、約380℃でオーミックアロイを行う。

次に、（ｂ）に示すように、各ソースドレイン電極３上に第１のレジストパターン１０を形成し、各ソースドレイン電極３の間に開口部１１を形成する。
次に、（ｃ）に示すように、開口部１１によりソースドレイン電極３と同じ高さの下部ゲート電極９を形成し、第１のレジストパターン１０を除去する。

その後、（ｄ）に示すように、各ソースドレイン電極３及び下部ゲート電極９を覆うように第１の埋め込み材４Ａを塗布しキュアする。次に、（ｅ）に示すように、第１の埋め込み材４Ａをエッチバックし、ソースドレイン電極３及び下部ゲート電極９が第１の埋め込み材４Ａの表面から露出するように頭出しを行う。

続いて（ｆ）に示すように、各ソースドレイン電極３上及び下部ゲート電極９上に第２のレジストパターン１４を形成し、各ソースドレイン電極３及び下部ゲート電極９に対応する位置に開口部１５を形成する。

次に、（ｇ）に示すように、各開口部１５によりソースドレイン電極３上及び下部ゲート電極９上に同じ高さの配線電極５を形成し、第２のレジストパターン１４を除去する。
その後、（ｈ）に示すように、各配線電極５を覆うように第２の埋め込み材４Ｂを塗布しキュアする。各配線電極５は高さが揃っているため完全に埋め込まれることになる。

次に、（ｉ）に示すように、第２の埋め込み材４Ｂの各ソースドレイン電極３上の配線電極５に対応する位置にコンタクトホール１６を形成し、（ｊ）に示すように、コンタクトホール１６に配線層１７を形成して完了する。なお、上述の説明で第１の埋め込み材４Ａと第２の埋め込み材４Ｂは同一材料であることが望ましいが、同一でなくてもよい。

実施の形態６は上記のように構成され、第１の埋め込み材に対するエッチバックと、その上に塗布される第２の埋め込み材によって各配線電極を完全に埋め込むことができる。

この発明の実施の形態１の構成を示す断面図である。実施の形態１の製造方法を工程順に示した断面図である。この発明の実施の形態２の構成を示す断面図である。実施の形態２の製造方法を工程順に示した断面図である。この発明の実施の形態３の構成を示す断面図である。この発明の実施の形態４の構成を示す断面図である。この発明の実施の形態５の構成を示す断面図である。この発明の実施の形態６の構成を示す断面図である。実施の形態６の製造方法を工程順に示した断面図である。従来の半導体装置の構成及び問題点を示す断面図である。

符号の説明

１半導体基板、２ゲート電極、３ソースドレイン電極、４埋め込み材、
５配線電極、６ゲート電極、７絶縁膜、８有機膜、９下部ゲート電極、１０第１のレジストパターン、１１開口部、１２第２のレジストパターン、１３開口部、１４第３のレジストパターン、１５開口部、１６コンタクトホール、１７配線層。

Claims

半導体基板上に一対のソースドレイン電極を形成し、オーミックアロイを行なう工程と、上記半導体基板及び上記各ソースドレイン電極上に第１のレジストパターンを形成し、上記各ソースドレイン電極の間に開口部を形成する工程と、上記第１のレジストパターン上に第２のレジストパターンを形成し、上記開口部に対応する位置に開口部を形成する工程と、上記第１及び第２のレジストパターンの開口部によりゲート電極を形成し、上記第１及び第２のレジストパターンを除去する工程と、上記各ソースドレイン電極上及び上記ゲート電極上に第３のレジストパターンを形成し、上記各ソースドレイン電極上に開口部を形成する工程と、上記第３のレジストパターンの開口部により上記各ソースドレイン電極上に配線電極を形成し、上記配線電極の上記半導体基板の表面から上端までの高さが上記ゲート電極の上記半導体基板の表面から上端までの高さより高くなるようにする工程と、上記ゲート電極及び各配線電極を埋め込むように上記半導体基板上に埋め込み材を塗布しキュアする工程と、上記埋め込み材の上記各配線電極に対応する位置にコンタクトホールを形成する工程と、上記各コンタクトホールに配線層を形成する工程とを含む半導体装置の製造方法。
半導体基板上に一対のソースドレイン電極を形成し、オーミックアロイを行なう工程と、上記半導体基板及び上記各ソースドレイン電極上に第１のレジストパターンを形成し、上記各ソースドレイン電極の間に開口部を形成する工程と、上記第１のレジストパターン上に第２のレジストパターンを形成し、上記開口部に対応する位置に開口部を形成する工程と、上記第１及び第２のレジストパターンの開口部によりゲート電極を形成し、上記第１及び第２のレジストパターンを除去する工程と、上記各ソースドレイン電極上及び上記ゲート電極上に第３のレジストパターンを形成し、上記各ソースドレイン電極上に開口部を形成する工程と、上記第３のレジストパターンの開口部により上記各ソースドレイン電極上に絶縁層を積層し、上記絶縁層の上記半導体基板の表面から上端までの高さが上記ゲート電極の上記半導体基板の表面から上端までの高さより高くなるようにする工程と、上記ゲート電極及び各絶縁層を埋め込むように上記半導体基板上に埋め込み材を塗布しキュアする工程と、上記埋め込み材の上記各絶縁層に対応する位置に開口部を形成する工程と、上記絶縁層をエッチングすることにより上記埋め込み材の開口部から上記各ソースドレイン電極に至るコンタクトホールを形成する工程と、上記各コンタクトホールに配線層を形成する工程とを含む半導体装置の製造方法。
半導体基板上に一対のソースドレイン電極を形成し、オーミックアロイを行なう工程と、上記半導体基板及び上記各ソースドレイン電極上に第１のレジストパターンを形成し、上記各ソースドレイン電極の間に開口部を形成する工程と、上記第１のレジストパターン上に第２のレジストパターンを形成し、上記開口部に対応する位置に開口部を形成する工程と、上記第１及び第２のレジストパターンの開口部によりゲート電極を形成し、上記第１及び第２のレジストパターンを除去する工程と、上記各ソースドレイン電極上及び上記ゲート電極上に第３のレジストパターンを形成し、上記各ソースドレイン電極上に開口部を形成する工程と、上記第３のレジストパターンの開口部により上記各ソースドレイン電極上に有機膜を積層し、上記有機膜の上記半導体基板の表面から上端までの高さが上記ゲート電極の上記半導体基板の表面から上端までの高さより高くなるようにする工程と、上記ゲート電極及び各有機膜を埋め込むように上記半導体基板上に埋め込み材を塗布しキュアする工程と、上記埋め込み材の上記有機膜に対応する位置に開口部を形成する工程と、上記有機膜を有機溶剤でエッチングすることにより上記埋め込み材の開口部から上記各ソースドレイン電極に至るコンタクトホールを形成する工程と、上記各コンタクトホールに配線層を形成する工程とを含む半導体装置の製造方法。
半導体基板上に一対のソースドレイン電極を形成し、オーミックアロイを行なう工程と、上記半導体基板及び上記各ソースドレイン電極上に第１のレジストパターンを形成し、上記各ソースドレイン電極の間に開口部を形成する工程と、上記開口部により上記各ソースドレイン電極と同じ高さの下部ゲート電極を形成し、第１のレジストパターンを除去する工程と、上記各ソースドレイン電極及び下部ゲート電極を覆うように第１の埋め込み材を塗布しキュアする工程と、上記第１の埋め込み材をエッチバックし上記各ソースドレイン電極及び下部ゲート電極の頭出しを行なう工程と、上記各ソースドレイン電極上及び下部ゲート電極上に第２のレジストパターンを形成し、上記各ソースドレイン電極及び下部ゲート電極に対応する位置に開口部を形成する工程と、上記開口部により上記各ソースドレイン電極上及び下部ゲート電極上に同じ高さの配線電極を形成し、第２のレジストパターンを除去する工程と、上記各配線電極を覆うように第２の埋め込み材を塗布しキュアする工程と、上記第２の埋め込み材の各ソースドレイン電極上の配線電極に対応する位置にコンタクトホールを形成する工程と、上記各コンタクトホールに配線層を形成する工程とを含む半導体装置の製造方法。