JP3353767B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3353767B2 JP3353767B2 JP35598499A JP35598499A JP3353767B2 JP 3353767 B2 JP3353767 B2 JP 3353767B2 JP 35598499 A JP35598499 A JP 35598499A JP 35598499 A JP35598499 A JP 35598499A JP 3353767 B2 JP3353767 B2 JP 3353767B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- electrode
- conductive layer
- protective insulating
- ohmic electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に化合物半導体の電界効果トランジスタの
製造方法に関する。
法に関し、特に化合物半導体の電界効果トランジスタの
製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓのような化合物半導体はＳｉに
比べて高い電子易動度を有することから、高周波特性に
優れ、ショットキー接合ゲートによる電界効果トランジ
スタ（以下、ＭＥＳＦＥＴという）あるいは集積化した
アナログ信号増幅回路、デジタル信号増幅回路等への種
々の展開が進んでいる。そして、このようなＭＥＳＦＥ
の高速化のためにはゲート長の微細化が最も効果的であ
る。
比べて高い電子易動度を有することから、高周波特性に
優れ、ショットキー接合ゲートによる電界効果トランジ
スタ（以下、ＭＥＳＦＥＴという）あるいは集積化した
アナログ信号増幅回路、デジタル信号増幅回路等への種
々の展開が進んでいる。そして、このようなＭＥＳＦＥ
の高速化のためにはゲート長の微細化が最も効果的であ
る。
【０００３】以下、このようなＭＥＳＦＥＴの典型的な
製造方法について図５を参照して説明する。図５は化合
物半導体に形成したＭＥＳＦＥＴの製造工程順の断面図
である。
製造方法について図５を参照して説明する。図５は化合
物半導体に形成したＭＥＳＦＥＴの製造工程順の断面図
である。
【０００４】図５（ａ）に示すように、ＧａＡｓ基板１
０１上のスペーサ酸化膜１０２には所望の場所に公知の
ドライエッチング技術により形成されたゲート開口部分
が存在する。そして、ＷＳｉのスパッタで全面にショッ
トキー用導電層１０３が成膜され、この上にメッキ等で
ゲート電極１０４が形成される。
０１上のスペーサ酸化膜１０２には所望の場所に公知の
ドライエッチング技術により形成されたゲート開口部分
が存在する。そして、ＷＳｉのスパッタで全面にショッ
トキー用導電層１０３が成膜され、この上にメッキ等で
ゲート電極１０４が形成される。
【０００５】次に、図５（ｂ）に示すように、ゲート電
極１０４をエッチングマスクにして、ショットキー用導
電層１０３が公知のドライエッチング技術で加工され、
それぞれ孤立する短冊状のゲート電極が形成される。
極１０４をエッチングマスクにして、ショットキー用導
電層１０３が公知のドライエッチング技術で加工され、
それぞれ孤立する短冊状のゲート電極が形成される。
【０００６】従来、ミリ波帯（３０ＧＨｚ以上）に使用
されるＭＥＳＦＥＴの場合、その遮断周波数や最大発振
周波数を向上させるために、図５（ｃ）に示すように、
スペーサ酸化膜１０２はＨＦ（フッ酸）のウェットエッ
チングまたはＨＦの蒸気エッチングによってＧａＡｓ基
板１０１表面から全面除去される。そして、ゲート電極
１０４の保護のために全面に保護絶縁膜１０５が成膜さ
れる。さらに、Ｓｉのイオン注入と熱処理とでｎ+ 型拡
散層１０６が形成される。これらのｎ+ 型拡散層１０６
がＭＥＳＦＥＴのソース・ドレイン領域になる。このよ
うにして、ゲートとソース・ドレイン間の寄生容量が低
減されるようになる。
されるＭＥＳＦＥＴの場合、その遮断周波数や最大発振
周波数を向上させるために、図５（ｃ）に示すように、
スペーサ酸化膜１０２はＨＦ（フッ酸）のウェットエッ
チングまたはＨＦの蒸気エッチングによってＧａＡｓ基
板１０１表面から全面除去される。そして、ゲート電極
１０４の保護のために全面に保護絶縁膜１０５が成膜さ
れる。さらに、Ｓｉのイオン注入と熱処理とでｎ+ 型拡
散層１０６が形成される。これらのｎ+ 型拡散層１０６
がＭＥＳＦＥＴのソース・ドレイン領域になる。このよ
うにして、ゲートとソース・ドレイン間の寄生容量が低
減されるようになる。
【０００７】最後に、図５（ｄ）に示すように、公知の
フォトリソグラフィ技術により所望の領域がウェットエ
ッチングで開口されＡｕＧｅの蒸着およびリフトオフ工
程によりオーミック電極１０７が形成される。このよう
にして従来のＭＥＳＦＥＴの基本構造が形成される。
フォトリソグラフィ技術により所望の領域がウェットエ
ッチングで開口されＡｕＧｅの蒸着およびリフトオフ工
程によりオーミック電極１０７が形成される。このよう
にして従来のＭＥＳＦＥＴの基本構造が形成される。
【０００８】
【発明が解決しようとする課題】しかし、このような従
来の方法では、スペーサ酸化膜１０２の除去あるいはリ
フトオフ工程の後の洗浄工程における超音波洗浄（以
下、ＵＳ処理という）でゲート電極１０４に横方向の力
が加わるときに、ゲート電極１０４を支える物が無いた
めに、ゲート電極１０４が折れてしまったり、ショット
キー用導電層１０３がショットキー界面から剥がれると
いう不良が発生し易くなっていた。
来の方法では、スペーサ酸化膜１０２の除去あるいはリ
フトオフ工程の後の洗浄工程における超音波洗浄（以
下、ＵＳ処理という）でゲート電極１０４に横方向の力
が加わるときに、ゲート電極１０４を支える物が無いた
めに、ゲート電極１０４が折れてしまったり、ショット
キー用導電層１０３がショットキー界面から剥がれると
いう不良が発生し易くなっていた。
【０００９】このような問題は、ＭＥＳＦＥＴのゲート
長が小さくなると共により顕著になるものである。
長が小さくなると共により顕著になるものである。
【００１０】本発明の目的は、簡便な方法でもって上記
のようなゲート電極の剥がれや折れを防ぐ半導体装置の
製造方法を提供することにある。
のようなゲート電極の剥がれや折れを防ぐ半導体装置の
製造方法を提供することにある。
【００１１】
【００１２】
【課題を解決するための手段】 このために、 本発明の半
導体装置の製造方法は、化合物半導体基板上に絶縁膜を
形成し前記絶縁膜に前記半導体基板表面に達する複数の
開口部を設ける工程と、前記複数の開口部のうちの所定
の開口部の前記半導体基板表面にショットキー接合ゲー
ト型の電界効果トランジスタのソース・ドレイン用の拡
散層を形成する工程と、前記開口部の半導体基板表面を
被着する導電層を全面に成膜する工程と、前記開口部上
の前記導電層上にショットキー接合ゲート型の電界効果
トランジスタのゲート電極、ソース・ドレイン用のオー
ミック電極を同一金属で同時に形成する工程とを含む。
導体装置の製造方法は、化合物半導体基板上に絶縁膜を
形成し前記絶縁膜に前記半導体基板表面に達する複数の
開口部を設ける工程と、前記複数の開口部のうちの所定
の開口部の前記半導体基板表面にショットキー接合ゲー
ト型の電界効果トランジスタのソース・ドレイン用の拡
散層を形成する工程と、前記開口部の半導体基板表面を
被着する導電層を全面に成膜する工程と、前記開口部上
の前記導電層上にショットキー接合ゲート型の電界効果
トランジスタのゲート電極、ソース・ドレイン用のオー
ミック電極を同一金属で同時に形成する工程とを含む。
【００１３】そして、本発明は更に、前記ショットキー
接合ゲート型の電界効果トランジスタのゲート電極、ソ
ース・ドレイン用のオーミック電極を同一金属で同時に
形成した後、前記ゲート電極と隣接する前記オーミック
電極とを被覆するレジストマスクを形成する工程と、前
記レジストマスクをエッチングマスクにして前記導電層
をエッチング除去する工程と、前記絶縁膜を全てエッチ
ング除去する工程と、前記絶縁膜の除去後に全面に薄い
第１の保護絶縁層を形成する工程と、前記半導体基板に
洗浄を施す工程とを有する。
接合ゲート型の電界効果トランジスタのゲート電極、ソ
ース・ドレイン用のオーミック電極を同一金属で同時に
形成した後、前記ゲート電極と隣接する前記オーミック
電極とを被覆するレジストマスクを形成する工程と、前
記レジストマスクをエッチングマスクにして前記導電層
をエッチング除去する工程と、前記絶縁膜を全てエッチ
ング除去する工程と、前記絶縁膜の除去後に全面に薄い
第１の保護絶縁層を形成する工程と、前記半導体基板に
洗浄を施す工程とを有する。
【００１４】さらに、前記第１の保護絶縁層の形成後、
前記ゲート電極と隣接するオーミック電極間に残存する
導電層と第１の保護絶縁層とを選択的にエッチング除去
し前記ゲート電極と隣接するオーミック電極とを切り離
す。そして、前記ゲート電極と隣接するオーミック電極
とを切り離した後、全面に第２の保護絶縁層を成膜す
る。
前記ゲート電極と隣接するオーミック電極間に残存する
導電層と第１の保護絶縁層とを選択的にエッチング除去
し前記ゲート電極と隣接するオーミック電極とを切り離
す。そして、前記ゲート電極と隣接するオーミック電極
とを切り離した後、全面に第２の保護絶縁層を成膜す
る。
【００１５】ここで、前記導電層は、バリアメタルとシ
リサイドがこの順に積層して形成されるものである。あ
るいは、前記ゲート電極とオーミック電極は、Ａｕメッ
キで形成されるものである。
リサイドがこの順に積層して形成されるものである。あ
るいは、前記ゲート電極とオーミック電極は、Ａｕメッ
キで形成されるものである。
【００１６】このように、本発明では、ショットキー接
合ゲート型の電界効果トランジスタのゲート電極とソー
ス・ドレイン領域のオーミック電極とが同一金属で同時
に形成される。また、半導体装置の製造工程で一時的に
ゲート電極とそれに隣接するオーミック電極とが導電層
で接続されている。そして、この状態で半導体基板の洗
浄がなされる。このために、ＭＥＳＦＥＴの製造工程で
ゲート電極が折れてしまったり、スパッタメタルがショ
ットキー界面から剥がれてしまったりという不良の発生
は皆無になる。
合ゲート型の電界効果トランジスタのゲート電極とソー
ス・ドレイン領域のオーミック電極とが同一金属で同時
に形成される。また、半導体装置の製造工程で一時的に
ゲート電極とそれに隣接するオーミック電極とが導電層
で接続されている。そして、この状態で半導体基板の洗
浄がなされる。このために、ＭＥＳＦＥＴの製造工程で
ゲート電極が折れてしまったり、スパッタメタルがショ
ットキー界面から剥がれてしまったりという不良の発生
は皆無になる。
【００１７】
【発明の実施の形態】本発明の特徴は、微細ゲート長の
ＧａＡｓのＭＥＳＦＥＴの製造方法において、ゲート電
極とオーミック電極とを同一工程で同一メタルで形成
し、更にゲート電極とオーミック電極のメタルを選択的
に除去することで、ゲート電極の剥がれや折れを防ぐ点
にある。
ＧａＡｓのＭＥＳＦＥＴの製造方法において、ゲート電
極とオーミック電極とを同一工程で同一メタルで形成
し、更にゲート電極とオーミック電極のメタルを選択的
に除去することで、ゲート電極の剥がれや折れを防ぐ点
にある。
【００１８】以下、本発明の発明の第１の実施の形態に
ついて図１と図２に基づいて説明する。ここで、図１と
図２とは、本発明のＭＥＳＦＥＴの製造工程順の断面図
である。
ついて図１と図２に基づいて説明する。ここで、図１と
図２とは、本発明のＭＥＳＦＥＴの製造工程順の断面図
である。
【００１９】まず、図１（ａ）に示すように、ＧａＡｓ
基板１上のスペーサ酸化膜２には所望の場所に公知のド
ライエッチング技術により、ゲート電極およびオーミッ
ク電極を形成するための開口部が形成される。そして、
Ｓｉのイオン注入と熱処理とでｎ+ 型拡散層３が形成さ
れる。これらのｎ+ 型拡散層３がＭＥＳＦＥＴのソース
・ドレイン領域になる。
基板１上のスペーサ酸化膜２には所望の場所に公知のド
ライエッチング技術により、ゲート電極およびオーミッ
ク電極を形成するための開口部が形成される。そして、
Ｓｉのイオン注入と熱処理とでｎ+ 型拡散層３が形成さ
れる。これらのｎ+ 型拡散層３がＭＥＳＦＥＴのソース
・ドレイン領域になる。
【００２０】この状態でウェーハ全体にスパッタリング
法等でＷＳｉ／ＴｉＮ／Ｐｔのような積層する導電層４
が成膜される。ここで、ＴｉＮ／Ｐｔは窒化チタン／白
金のバリアメタルであり、ＷＳｉはタングステンシリサ
イドである。
法等でＷＳｉ／ＴｉＮ／Ｐｔのような積層する導電層４
が成膜される。ここで、ＴｉＮ／Ｐｔは窒化チタン／白
金のバリアメタルであり、ＷＳｉはタングステンシリサ
イドである。
【００２１】次に、図１（ｂ）に示すように、レジスト
マスク５がＡｕメッキ用のマスクにされ、公知のメッキ
技術によりゲート電極６およびオーミック電極７が形成
される。
マスク５がＡｕメッキ用のマスクにされ、公知のメッキ
技術によりゲート電極６およびオーミック電極７が形成
される。
【００２２】この後、図１（ｃ）に示すように、隣接す
るゲート電極６とオーミック電極７間にレジストマスク
８が形成され、公知のドライエッチング技術により導電
層４が選択的に除去される。
るゲート電極６とオーミック電極７間にレジストマスク
８が形成され、公知のドライエッチング技術により導電
層４が選択的に除去される。
【００２３】このようにすることで、ゲート電極６の周
辺部には導電層４が残った状態になる。そして、上記の
レジストマスク８が除去される。このような状態で、図
１（ｄ）に示すように、気相のＨＦ等でスペーサ酸化膜
２がエッチング除去される。続いて、シリコン酸化膜の
化学気相成長（ＣＶＤ）法で全面に第１の保護絶縁層９
が形成される。この第１の保護絶縁層９は空洞部にも入
り込み、残存する導電層４表面にも被着する。
辺部には導電層４が残った状態になる。そして、上記の
レジストマスク８が除去される。このような状態で、図
１（ｄ）に示すように、気相のＨＦ等でスペーサ酸化膜
２がエッチング除去される。続いて、シリコン酸化膜の
化学気相成長（ＣＶＤ）法で全面に第１の保護絶縁層９
が形成される。この第１の保護絶縁層９は空洞部にも入
り込み、残存する導電層４表面にも被着する。
【００２４】次に、図２（ａ）に示すように、ゲート電
極６とオーミック電極７との間が開口されたレジストマ
スク１０が公知のフォトリソグラフィ技術で形成され
る。そして、図２（ｂ）に示すように、公知のドライエ
ッチング技術で隣接するゲート電極６とオーミック電極
７間の第１の保護絶縁層９と導電層４とがエッチング除
去される。そして、レジストマスク１０が公知の剥離除
去される。
極６とオーミック電極７との間が開口されたレジストマ
スク１０が公知のフォトリソグラフィ技術で形成され
る。そして、図２（ｂ）に示すように、公知のドライエ
ッチング技術で隣接するゲート電極６とオーミック電極
７間の第１の保護絶縁層９と導電層４とがエッチング除
去される。そして、レジストマスク１０が公知の剥離除
去される。
【００２５】最後に、図２（ｃ）に示すように、第２の
保護絶縁層１１が全面に成膜される。この第２の保護絶
縁層１１はシリコン窒化膜である。このようにしてＭＥ
ＳＦＥＴの基本構造が形成される。
保護絶縁層１１が全面に成膜される。この第２の保護絶
縁層１１はシリコン窒化膜である。このようにしてＭＥ
ＳＦＥＴの基本構造が形成される。
【００２６】このように本発明では、ゲート電極６がオ
ーミック電極７と同一工程で同時に形成されるために、
従来技術のようにゲート電極１０４を形成してから、オ
ーミック電極１０７をメタル蒸着してリフトオフする工
程がなくなり、ＭＥＳＦＥＴ形成の工程短縮が図れる。
また、スペーサ酸化膜２除去後の洗浄工程に於けるＵＳ
処理の際、ゲート電極６は隣接するオーミック電極７に
より支えられる。このために、横方向の力に対してこの
支えがあることからゲート電極６が折れるような不良は
防止できる。従って、製造の歩留まりが高く、ＭＥＳＦ
ＥＴのゲート・ソース間に存在する容量は低減され、Ｍ
ＥＳＦＥＴの遮断周波数等の性能が向上し高周波化が図
れるようになる。
ーミック電極７と同一工程で同時に形成されるために、
従来技術のようにゲート電極１０４を形成してから、オ
ーミック電極１０７をメタル蒸着してリフトオフする工
程がなくなり、ＭＥＳＦＥＴ形成の工程短縮が図れる。
また、スペーサ酸化膜２除去後の洗浄工程に於けるＵＳ
処理の際、ゲート電極６は隣接するオーミック電極７に
より支えられる。このために、横方向の力に対してこの
支えがあることからゲート電極６が折れるような不良は
防止できる。従って、製造の歩留まりが高く、ＭＥＳＦ
ＥＴのゲート・ソース間に存在する容量は低減され、Ｍ
ＥＳＦＥＴの遮断周波数等の性能が向上し高周波化が図
れるようになる。
【００２７】次に、本発明の第２の実施の形態を図３と
図４に基づいて説明する。ここで、図３は本発明のＭＥ
ＳＦＥＴの一部の製造工程順の断面図である。そして、
図４は、上記の断面図に対応する平面図である。ここ
で、第１の実施の形態と同一なものは同一の符号で示さ
れる。第２の実施の形態の特徴は、第１の実施の形態の
図１（ｃ）で説明した導電層４の選択的除去で、レジス
トマスク８に開口部を形成する点にある。
図４に基づいて説明する。ここで、図３は本発明のＭＥ
ＳＦＥＴの一部の製造工程順の断面図である。そして、
図４は、上記の断面図に対応する平面図である。ここ
で、第１の実施の形態と同一なものは同一の符号で示さ
れる。第２の実施の形態の特徴は、第１の実施の形態の
図１（ｃ）で説明した導電層４の選択的除去で、レジス
トマスク８に開口部を形成する点にある。
【００２８】第１の実施の形態と同様に、図３（ａ）に
示すように、ＧａＡｓ基板１上のスペーサ酸化膜２には
公知のドライエッチング技術により、ゲート電極および
オーミック電極を形成するための開口部が形成される。
ここで、図４（ａ）に示すように、ゲート用開口部１２
およびソース・ドレイン用開口部１３が互いに隣接し交
互に形成される。そして、Ｓｉのイオン注入と熱処理と
でｎ+ 型拡散層３が形成される。これらのｎ+ 型拡散層
３がＭＥＳＦＥＴのソース・ドレイン領域になる。この
状態で、図３（ａ）および図４（ａ）に示すように、ウ
ェーハ全体にスパッタリング法等でＷＳｉ／ＴｉＮ／Ｐ
ｔのような積層する導電層４が成膜される。
示すように、ＧａＡｓ基板１上のスペーサ酸化膜２には
公知のドライエッチング技術により、ゲート電極および
オーミック電極を形成するための開口部が形成される。
ここで、図４（ａ）に示すように、ゲート用開口部１２
およびソース・ドレイン用開口部１３が互いに隣接し交
互に形成される。そして、Ｓｉのイオン注入と熱処理と
でｎ+ 型拡散層３が形成される。これらのｎ+ 型拡散層
３がＭＥＳＦＥＴのソース・ドレイン領域になる。この
状態で、図３（ａ）および図４（ａ）に示すように、ウ
ェーハ全体にスパッタリング法等でＷＳｉ／ＴｉＮ／Ｐ
ｔのような積層する導電層４が成膜される。
【００２９】ここで、第１の実施の形態と同様に、上記
シリサイド／バリアメタル構造の導電層４は、ゲート用
開口部１２でショットキー接合を形成し、ソース・ドレ
イン用開口部１３でｎ+ 型拡散層３とオーミック接続す
る。
シリサイド／バリアメタル構造の導電層４は、ゲート用
開口部１２でショットキー接合を形成し、ソース・ドレ
イン用開口部１３でｎ+ 型拡散層３とオーミック接続す
る。
【００３０】次に、図３（ｂ）および図４（ｂ）に示す
ように、レジストマスク５がＡｕメッキ用のマスクにさ
れ、公知のメッキ技術によりゲート電極６およびオーミ
ック電極７が形成される。
ように、レジストマスク５がＡｕメッキ用のマスクにさ
れ、公知のメッキ技術によりゲート電極６およびオーミ
ック電極７が形成される。
【００３１】次に、図３（ｃ）および図４（ｃ）に示す
ように、隣接するゲート電極６とオーミック電極７間に
レジストマスク８ａが形成される。ここで、レジストマ
スク８ａには所定の領域にレジスト開口部１４が形成さ
れる。そして、公知のドライエッチング技術により導電
層４が選択的に除去される。
ように、隣接するゲート電極６とオーミック電極７間に
レジストマスク８ａが形成される。ここで、レジストマ
スク８ａには所定の領域にレジスト開口部１４が形成さ
れる。そして、公知のドライエッチング技術により導電
層４が選択的に除去される。
【００３２】以下は、第１の実施の形態で説明したもの
と同様になる。すなわち、このようにすることでゲート
電極６の周辺部には導電層４が残った状態になる。そし
て、上記のレジストマスク８ａが除去される。このよう
な状態で、図１（ｄ）に示すように、気相のＨＦ等でス
ペーサ酸化膜２がエッチング除去される。続いて、シリ
コン酸化膜の化学気相成長（ＣＶＤ）法で全面に第１の
保護絶縁層９が形成される。
と同様になる。すなわち、このようにすることでゲート
電極６の周辺部には導電層４が残った状態になる。そし
て、上記のレジストマスク８ａが除去される。このよう
な状態で、図１（ｄ）に示すように、気相のＨＦ等でス
ペーサ酸化膜２がエッチング除去される。続いて、シリ
コン酸化膜の化学気相成長（ＣＶＤ）法で全面に第１の
保護絶縁層９が形成される。
【００３３】次に、図２（ａ）に示すように、ゲート電
極６とオーミック電極７との間が開口されたレジストマ
スク１０が公知のフォトリソグラフィ技術で形成され
る。そして、図２（ｂ）に示すように、公知のドライエ
ッチング技術で隣接するゲート電極６とオーミック電極
７間の第１の保護絶縁層９と導電層４とがエッチング除
去される。そして、レジストマスク１０が公知の剥離除
去される。
極６とオーミック電極７との間が開口されたレジストマ
スク１０が公知のフォトリソグラフィ技術で形成され
る。そして、図２（ｂ）に示すように、公知のドライエ
ッチング技術で隣接するゲート電極６とオーミック電極
７間の第１の保護絶縁層９と導電層４とがエッチング除
去される。そして、レジストマスク１０が公知の剥離除
去される。
【００３４】最後に、図２（ｃ）に示すように、第２の
保護絶縁層１１が全面に成膜される。この第２の保護絶
縁層１１はシリコン窒化膜である。このようにしてＭＥ
ＳＦＥＴの基本構造が形成される。
保護絶縁層１１が全面に成膜される。この第２の保護絶
縁層１１はシリコン窒化膜である。このようにしてＭＥ
ＳＦＥＴの基本構造が形成される。
【００３５】このように第２の実施の形態では、ゲート
電極６とオーミック電極７との間にレジスト開口部１４
が形成されている。このため、このレジスト開口部１４
を通して導電層４およびスペーサ酸化膜２がエッチング
速やかに除去でき、上記エッチング工程が大幅に短縮す
る。また、第１の実施の形態で説明したのと同様な効果
も生じる。
電極６とオーミック電極７との間にレジスト開口部１４
が形成されている。このため、このレジスト開口部１４
を通して導電層４およびスペーサ酸化膜２がエッチング
速やかに除去でき、上記エッチング工程が大幅に短縮す
る。また、第１の実施の形態で説明したのと同様な効果
も生じる。
【００３６】上記の実施の形態では、バリアメタルとし
てＴｉＮ／Ｐｔが用いられ、シリサイドとしてＷＳｉが
用いられている。そして、これらで導電層が構成されて
いる。本発明は、このようなバリアメタルあるいはシリ
サイドに限定されるものでない。この他のバリアメタル
あるいはシリサイドが適用されても同様な効果が生じる
ことに言及しておく。
てＴｉＮ／Ｐｔが用いられ、シリサイドとしてＷＳｉが
用いられている。そして、これらで導電層が構成されて
いる。本発明は、このようなバリアメタルあるいはシリ
サイドに限定されるものでない。この他のバリアメタル
あるいはシリサイドが適用されても同様な効果が生じる
ことに言及しておく。
【００３７】
【発明の効果】上述したように、本発明では、ショット
キー接合ゲート型の電界効果トランジスタのゲート電極
とソース・ドレイン領域のオーミック電極とが同一金属
で同時に形成される。そして、半導体装置の製造工程で
一時的にゲート電極とそれに隣接するオーミック電極と
が導電層で接続されている。そして、この状態で半導体
基板の洗浄がなされる。
キー接合ゲート型の電界効果トランジスタのゲート電極
とソース・ドレイン領域のオーミック電極とが同一金属
で同時に形成される。そして、半導体装置の製造工程で
一時的にゲート電極とそれに隣接するオーミック電極と
が導電層で接続されている。そして、この状態で半導体
基板の洗浄がなされる。
【００３８】このために、本発明の半導体装置の製造方
法によれば、ＭＥＳＦＥＴの製造工程でゲート電極が折
れてしまったり、ショットキー用導電層がショットキー
界面から剥がれてしまったりという不良の発生は皆無に
なる。
法によれば、ＭＥＳＦＥＴの製造工程でゲート電極が折
れてしまったり、ショットキー用導電層がショットキー
界面から剥がれてしまったりという不良の発生は皆無に
なる。
【００３９】本発明の効果は、ＭＥＳＦＥＴの駆動能力
の向上あるいは駆動周波数の短波長化のためにゲート長
が短くなるに従ってより顕著になる。そして、本発明は
ＧａＡｓのような化合物半導体に形成するＭＥＳＦＥＴ
の高性能化を更に促進するようになる。
の向上あるいは駆動周波数の短波長化のためにゲート長
が短くなるに従ってより顕著になる。そして、本発明は
ＧａＡｓのような化合物半導体に形成するＭＥＳＦＥＴ
の高性能化を更に促進するようになる。
【図１】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図３】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図４】本発明の第２の実施の形態を説明するための製
造工程順の平面図である。
造工程順の平面図である。
【図５】従来の技術を説明するための製造工程順の断面
図である。
図である。
１，１０１ ＧａＡｓ基板 ２，１０２ スペーサ酸化膜 ３，１０６ ｎ+ 型拡散層 ４ 導電層 ５，８，８ａ，１０ レジストマスク ６，１０４ ゲート電極 ７，１０７ オーミック電極 ９ 第１の保護絶縁層 １１ 第２の保護絶縁層 １２ ゲート用開口部 １３ ソース・ドレイン用開口部 １４ レジスト開口部 １０３ ショットキー用導電層 １０５ 保護絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 H01L 29/872 H01L 29/47
Claims (5)
- 【請求項１】 化合物半導体基板上に絶縁膜を形成し前
記絶縁膜に前記半導体基板表面に達する複数の開口部を
設ける工程と、前記複数の開口部のうちの所定の開口部
の前記半導体基板表面にショットキー接合ゲート型の電
界効果トランジスタのソース・ドレイン用の拡散層を形
成する工程と、前記開口部の半導体基板表面を被着する
導電層を全面に成膜する工程と、前記開口部上の前記導
電層上にショットキー接合ゲート型の電界効果トランジ
スタのゲート電極、ソース・ドレイン用のオーミック電
極を同一金属で同時に形成する工程と、前記ショットキ
ー接合ゲート型の電界効果トランジスタのゲート電極、
ソース・ドレイン用のオーミック電極を同一金属で同時
に形成した後、前記ゲート電極と隣接する前記オーミッ
ク電極とを被覆するレジストマスクを形成する工程と、
前記レジストマスクをエッチングマスクにして前記導電
層をエッチング除去する工程と、前記絶縁膜を全てエッ
チング除去する工程と、前記絶縁膜の除去後に全面に薄
い第１の保護絶縁層を形成する工程と、前記半導体基板
に洗浄を施す工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記第１の保護絶縁層の形成後、前記ゲ
ート電極と隣接するオーミック電極間に残存する導電層
と第１の保護絶縁層とを選択的にエッチング除去し前記
ゲート電極と隣接するオーミック電極とを切り離すこと
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極と隣接するオーミック電
極とを切り離した後、全面に第２の保護絶縁層を成膜す
ることを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】 前記導電層は、バリアメタルとシリサイ
ドがこの順に積層して形成されることを特徴とする請求
項１から請求項３のうち１つの請求項に記載の半導体装
置の製造方法。 - 【請求項５】 前記ゲート電極とオーミック電極は、Ａ
ｕメッキで形成されることを特徴とする請求項１から請
求項４のうち１つの請求項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35598499A JP3353767B2 (ja) | 1999-12-15 | 1999-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35598499A JP3353767B2 (ja) | 1999-12-15 | 1999-12-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001176885A JP2001176885A (ja) | 2001-06-29 |
| JP3353767B2 true JP3353767B2 (ja) | 2002-12-03 |
Family
ID=18446741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35598499A Expired - Fee Related JP3353767B2 (ja) | 1999-12-15 | 1999-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3353767B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4984645B2 (ja) * | 2006-05-23 | 2012-07-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| TWI505378B (zh) * | 2013-02-21 | 2015-10-21 | Univ Nat Cheng Kung | 半導體元件之閘極半舉離製程 |
-
1999
- 1999-12-15 JP JP35598499A patent/JP3353767B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001176885A (ja) | 2001-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6013926A (en) | Semiconductor device with refractory metal element | |
| US5812364A (en) | Capacitor | |
| JPS5950567A (ja) | 電界効果トランジスタの製造方法 | |
| JP3396579B2 (ja) | Ｎ−型ｈｉｇｆｅｔおよび方法 | |
| KR100479266B1 (ko) | Ｔ형 게이트 전극을 갖는 반도체 소자 및 그 제조 방법 | |
| JP3353767B2 (ja) | 半導体装置の製造方法 | |
| JPS63276276A (ja) | 半導体装置の製造方法 | |
| JP2000091348A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JP3439415B2 (ja) | 半導体装置の製造方法 | |
| JP3314770B2 (ja) | 半導体装置及びその製造方法 | |
| JP2605647B2 (ja) | 半導体装置の製造方法 | |
| JP2004055677A (ja) | 電界効果トランジスタのゲート電極とその作製方法 | |
| JP2591480B2 (ja) | 半導体装置およびその製造方法 | |
| JP2658884B2 (ja) | 半導体装置の製造方法 | |
| JP3627705B2 (ja) | 電極の形成方法 | |
| JP2003059949A (ja) | 電界効果トランジスタ及び電界効果トランジスタの製造方法 | |
| JPH10261658A (ja) | 半導体装置の製造方法 | |
| JP2888993B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3353773B2 (ja) | 半導体装置の製造方法 | |
| JP2001102570A (ja) | 半導体トランジスタ及びその製造方法 | |
| JP2001085448A (ja) | 半導体装置およびその製造方法 | |
| JPH0574817A (ja) | 半導体装置の製造方法 | |
| JP2004064005A (ja) | 半導体装置の製造方法 | |
| JPH11283997A (ja) | ショットキー障壁ゲート電界効果トランジスタの製造方法 | |
| JPH02285645A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020827 |
|
| LAPS | Cancellation because of no payment of annual fees |