JP3353773B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3353773B2 JP3353773B2 JP2000064039A JP2000064039A JP3353773B2 JP 3353773 B2 JP3353773 B2 JP 3353773B2 JP 2000064039 A JP2000064039 A JP 2000064039A JP 2000064039 A JP2000064039 A JP 2000064039A JP 3353773 B2 JP3353773 B2 JP 3353773B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にメッキ法による電極の形成方法に関す
る。
方法に関し、特にメッキ法による電極の形成方法に関す
る。
【０００２】
【従来の技術】従来のＧａＡｓ化合物半導体に形成する
電界効果トランジスタ（以下、ＭＥＳＦＥＴという）の
ゲート形成にかかわる製造方法を、図７と図８を参照し
て説明する。これは、基板上の絶縁膜にコンタクト孔を
設け、金（Ａｕ）の選択的メッキ法でＴ字型ゲート電極
を形成するものである。
電界効果トランジスタ（以下、ＭＥＳＦＥＴという）の
ゲート形成にかかわる製造方法を、図７と図８を参照し
て説明する。これは、基板上の絶縁膜にコンタクト孔を
設け、金（Ａｕ）の選択的メッキ法でＴ字型ゲート電極
を形成するものである。
【０００３】図７（ａ）に示すように、先ず表面にエピ
タキシャル成長により形成した活性層を有する化合物半
導体基板ここではＧａＡｓ基板１０１を用いる。ここ
で、ＭＥＳＦＥＴ素子領域となる活性領域を残して他の
領域をイオン注入法等により絶縁化している。また、Ｍ
ＥＳＦＥＴのソース、ドレインのオーミック電極（図示
せず）を間はリセス構造にしている。
タキシャル成長により形成した活性層を有する化合物半
導体基板ここではＧａＡｓ基板１０１を用いる。ここ
で、ＭＥＳＦＥＴ素子領域となる活性領域を残して他の
領域をイオン注入法等により絶縁化している。また、Ｍ
ＥＳＦＥＴのソース、ドレインのオーミック電極（図示
せず）を間はリセス構造にしている。
【０００４】上記のようなＧａＡｓ基板１０１全面に絶
縁層１０２を化学気相成長（ＣＶＤ）法によるシリコン
酸化膜の成膜で形成する。そして、この絶縁層１０２の
所定の領域に、フォトリソグラフィ技術とエッチング技
術とでコンタクト孔１０３を形成する。そして、図７
（ｂ）に示すように、ショットキ金属であるタングステ
ンシリサイド（ＷＳｉ）層をスパッタ法等により成膜
し、続けて、Ａｕの拡散のバリアメタルとして窒化チタ
ン（ＴｉＮ）層を、またＡｕのメッキ電流経路（以下、
メッキパスという）として白金（Ｐｔ）層を同様にスパ
ッタ法等に成膜する。このようにして、絶縁層１０２お
よびＧａＡｓ基板１０１のコンタクト孔１０３部に被着
するように積層メタル層１０４を形成する。
縁層１０２を化学気相成長（ＣＶＤ）法によるシリコン
酸化膜の成膜で形成する。そして、この絶縁層１０２の
所定の領域に、フォトリソグラフィ技術とエッチング技
術とでコンタクト孔１０３を形成する。そして、図７
（ｂ）に示すように、ショットキ金属であるタングステ
ンシリサイド（ＷＳｉ）層をスパッタ法等により成膜
し、続けて、Ａｕの拡散のバリアメタルとして窒化チタ
ン（ＴｉＮ）層を、またＡｕのメッキ電流経路（以下、
メッキパスという）として白金（Ｐｔ）層を同様にスパ
ッタ法等に成膜する。このようにして、絶縁層１０２お
よびＧａＡｓ基板１０１のコンタクト孔１０３部に被着
するように積層メタル層１０４を形成する。
【０００５】次に、図７（ｃ）に示すように、公知のフ
ォトリソグラフィ法によりレジストマスク１０５を形成
する。ここで、レジストマスク１０５にはゲート電極用
開口１０６が形成されている。そして、上述した積層メ
タル層１０４のＰｔ層をメッキパスとして、上記ゲート
電極用開口１０６部にのみＡｕの電解メッキを行う。こ
のようにして、図７（ｄ）に示すように、選択的にゲー
ト電極１０７を形成する。
ォトリソグラフィ法によりレジストマスク１０５を形成
する。ここで、レジストマスク１０５にはゲート電極用
開口１０６が形成されている。そして、上述した積層メ
タル層１０４のＰｔ層をメッキパスとして、上記ゲート
電極用開口１０６部にのみＡｕの電解メッキを行う。こ
のようにして、図７（ｄ）に示すように、選択的にゲー
ト電極１０７を形成する。
【０００６】次に、レジストマスク１０５を除去し、図
８（ａ）に示すように積層メタル層１０４上の所定の領
域にＴ字型のゲート電極１０７が設けられる。そして、
図８（ｂ）に示すように、上記Ａｕで構成されたゲート
電極１０７をマスクにして、絶縁層１０２上の上記Ｐｔ
層、ＴｉＮ層、ＷＳｉ層を順次エッチングする。
８（ａ）に示すように積層メタル層１０４上の所定の領
域にＴ字型のゲート電極１０７が設けられる。そして、
図８（ｂ）に示すように、上記Ａｕで構成されたゲート
電極１０７をマスクにして、絶縁層１０２上の上記Ｐｔ
層、ＴｉＮ層、ＷＳｉ層を順次エッチングする。
【０００７】最後に必要に応じて図８（ｃ）に示すよう
に、絶縁層１０２をウエットエッチング、またはフッ酸
（ＨＦ）蒸気エッチングなどの方法により除去し、ゲー
ト電極周りの寄生容量を低減させる。このようにして、
リセス構造のＧａＡｓ基板１０１上にＭＥＳＦＥＴのゲ
ートを構成するゲート電極１０７と積層ショットキバリ
ア層１０８が形成される。この積層ショットキバリア層
１０８の横寸法がゲート長となる。
に、絶縁層１０２をウエットエッチング、またはフッ酸
（ＨＦ）蒸気エッチングなどの方法により除去し、ゲー
ト電極周りの寄生容量を低減させる。このようにして、
リセス構造のＧａＡｓ基板１０１上にＭＥＳＦＥＴのゲ
ートを構成するゲート電極１０７と積層ショットキバリ
ア層１０８が形成される。この積層ショットキバリア層
１０８の横寸法がゲート長となる。
【０００８】
【発明が解決しようとする課題】上述した従来のような
技術では、電解メッキで形成するＡｕの厚さは、Ａｕメ
ッキ領域すなわちゲート電極用開口１０６の面積とメッ
キ電流密度から、メッキ時間により制御している。しか
し、Ａｕメッキ領域の面積が小さく、また、Ｔ字型の所
望するゲート電極の断面形状の複雑さあるいは不安定さ
により、詳細なＡｕ膜厚の制御が困難であった。
技術では、電解メッキで形成するＡｕの厚さは、Ａｕメ
ッキ領域すなわちゲート電極用開口１０６の面積とメッ
キ電流密度から、メッキ時間により制御している。しか
し、Ａｕメッキ領域の面積が小さく、また、Ｔ字型の所
望するゲート電極の断面形状の複雑さあるいは不安定さ
により、詳細なＡｕ膜厚の制御が困難であった。
【０００９】また、ゲート電極の高さ寸法のばらつきに
より、一部のゲート電極の高さが非常に大きくなること
が起こり易くなる。そして、ゲート電極の高さ／ゲート
長のアスペクト比が２よりも大きくなり、この場合にＭ
ＥＳＦＥＴの製造過程において、ゲート電極が、ショッ
トキ界面、あるいはショットキ界面直上のゲート金属が
側壁形状をなしている部分、から剥がれるという問題が
頻発している。このような問題は、ＭＥＳＦＥＴの駆動
能力のためのゲート長の微細化に伴い顕在化してきてい
る。
より、一部のゲート電極の高さが非常に大きくなること
が起こり易くなる。そして、ゲート電極の高さ／ゲート
長のアスペクト比が２よりも大きくなり、この場合にＭ
ＥＳＦＥＴの製造過程において、ゲート電極が、ショッ
トキ界面、あるいはショットキ界面直上のゲート金属が
側壁形状をなしている部分、から剥がれるという問題が
頻発している。このような問題は、ＭＥＳＦＥＴの駆動
能力のためのゲート長の微細化に伴い顕在化してきてい
る。
【００１０】本発明の主目的は、電解メッキで形成する
ＭＥＳＦＥＴのゲート電極のような導電層の膜厚（高
さ）のばらつきを低減して、ゲート電極の高さ／ゲート
長のアスペクト比を安定させ、上記のようなゲート電極
の剥がれを容易に防止できる、メッキ法による導電層の
形成方法を提供することにある。
ＭＥＳＦＥＴのゲート電極のような導電層の膜厚（高
さ）のばらつきを低減して、ゲート電極の高さ／ゲート
長のアスペクト比を安定させ、上記のようなゲート電極
の剥がれを容易に防止できる、メッキ法による導電層の
形成方法を提供することにある。
【００１１】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、電解メッキによる半導体基板上へ
の導電層の形成において、半導体基板上に層間絶縁膜を
介して前記電解メッキ用の第１の給電層を形成する工程
と、断面が逆テーパー形状の開口を有する絶縁体膜を前
記第１の給電層上に形成する工程と、前記絶縁体膜の上
部に第２の給電層を形成する工程と、初め前記第１の給
電層をメッキ電流経路として前記開口内にのみメッキ金
属を成長させる工程と、該メッキ金属が成長し前記第２
の給電層に接続した後に前記第２の給電層もメッキ電流
経路にして前記半導体基板のウェーハ全面に亘ってメッ
キ金属を成長させる工程とを含む。
体装置の製造方法は、電解メッキによる半導体基板上へ
の導電層の形成において、半導体基板上に層間絶縁膜を
介して前記電解メッキ用の第１の給電層を形成する工程
と、断面が逆テーパー形状の開口を有する絶縁体膜を前
記第１の給電層上に形成する工程と、前記絶縁体膜の上
部に第２の給電層を形成する工程と、初め前記第１の給
電層をメッキ電流経路として前記開口内にのみメッキ金
属を成長させる工程と、該メッキ金属が成長し前記第２
の給電層に接続した後に前記第２の給電層もメッキ電流
経路にして前記半導体基板のウェーハ全面に亘ってメッ
キ金属を成長させる工程とを含む。
【００１２】あるいは、本発明の半導体装置の製造方法
は、電解メッキによる半導体基板上への導電層の形成に
おいて、半導体基板上の配線層を被覆するように層間絶
縁膜を形成し、断面が順テーパー形状の第１の開口を有
する第１の絶縁体膜を前記層間絶縁膜上に形成する工程
と、前記第１の絶縁体膜の表面に電解メッキ用の第１の
給電層を形成する工程と、前記第１の開口領域上であっ
て断面が逆テーパー形状である第２の開口を有する第２
の絶縁体膜を前記第１の給電層上に形成する工程と、前
記第２の絶縁体膜の上部に電解メッキ用の第２の給電層
を形成する工程と、初め前記第１の給電層をメッキ電流
経路として前記第１の開口と第２の開口内にのみメッキ
金属を成長させる工程と、該メッキ金属が成長し前記第
２の給電層に接続した後に前記第２の給電層もメッキ電
流経路にして前記半導体基板のウェーハ全面に亘ってメ
ッキ金属を成長させる工程とを含む。
は、電解メッキによる半導体基板上への導電層の形成に
おいて、半導体基板上の配線層を被覆するように層間絶
縁膜を形成し、断面が順テーパー形状の第１の開口を有
する第１の絶縁体膜を前記層間絶縁膜上に形成する工程
と、前記第１の絶縁体膜の表面に電解メッキ用の第１の
給電層を形成する工程と、前記第１の開口領域上であっ
て断面が逆テーパー形状である第２の開口を有する第２
の絶縁体膜を前記第１の給電層上に形成する工程と、前
記第２の絶縁体膜の上部に電解メッキ用の第２の給電層
を形成する工程と、初め前記第１の給電層をメッキ電流
経路として前記第１の開口と第２の開口内にのみメッキ
金属を成長させる工程と、該メッキ金属が成長し前記第
２の給電層に接続した後に前記第２の給電層もメッキ電
流経路にして前記半導体基板のウェーハ全面に亘ってメ
ッキ金属を成長させる工程とを含む。
【００１３】更に、本発明の半導体装置の製造方法で
は、前記半導体基板のウェーハ全面に亘ってメッキ金属
を成長させた後に、前記開口内のメッキ金属を残して前
記第２の給電層上のメッキ金属、前記絶縁体膜を順次除
去し、更に、前記開口内のメッキ金属をマスクにして前
記第１の給電層をエッチングして、前記メッキ金属と前
記パターニングされた第１の給電層から成る導電層を形
成する。
は、前記半導体基板のウェーハ全面に亘ってメッキ金属
を成長させた後に、前記開口内のメッキ金属を残して前
記第２の給電層上のメッキ金属、前記絶縁体膜を順次除
去し、更に、前記開口内のメッキ金属をマスクにして前
記第１の給電層をエッチングして、前記メッキ金属と前
記パターニングされた第１の給電層から成る導電層を形
成する。
【００１４】あるいは、本発明の半導体装置の製造方法
では、前記半導体基板のウェーハ全面に亘ってメッキ金
属を成長させた後に、前記第１，第２の開口内のメッキ
金属を残して前記第２の給電層上のメッキ金属、前記第
２の絶縁体膜を順次除去し、前記第２の開口内のメッキ
金属をマスクにして前記第１の給電層をエッチングし、
更に、前記第１の導電体膜を除去して、前記メッキ金属
と前記パターニングされた第１の給電層から成る導電層
を形成する。
では、前記半導体基板のウェーハ全面に亘ってメッキ金
属を成長させた後に、前記第１，第２の開口内のメッキ
金属を残して前記第２の給電層上のメッキ金属、前記第
２の絶縁体膜を順次除去し、前記第２の開口内のメッキ
金属をマスクにして前記第１の給電層をエッチングし、
更に、前記第１の導電体膜を除去して、前記メッキ金属
と前記パターニングされた第１の給電層から成る導電層
を形成する。
【００１５】ここで、半導体基板は化合物半導体で構成
され、前記半導体基板表面に達するコンタクト孔が前記
層間絶縁膜の所定の領域に形成され前記第１の給電層は
前記コンタクト孔で半導体基板表面に被着し、前記導電
層はＭＥＳＦＥＴのゲート電極であり前記パターニング
された第１の給電層は前記ＭＥＳＦＥＴのショットキバ
リアメタルである。
され、前記半導体基板表面に達するコンタクト孔が前記
層間絶縁膜の所定の領域に形成され前記第１の給電層は
前記コンタクト孔で半導体基板表面に被着し、前記導電
層はＭＥＳＦＥＴのゲート電極であり前記パターニング
された第１の給電層は前記ＭＥＳＦＥＴのショットキバ
リアメタルである。
【００１６】あるいは、半導体基板は化合物半導体で構
成され、前記半導体基板表面に達するコンタクト孔が前
記層間絶縁膜の所定の領域に形成され前記第１の給電層
は前記コンタクト孔で半導体基板表面に被着し、前記配
線層はＭＥＳＦＥＴのソース・ドレインを構成するオー
ミック電極であり前記導電層は前記ＭＥＳＦＥＴのゲー
ト電極であり前記パターニングされた第１の給電層は前
記ＭＥＳＦＥＴのショットキバリアメタルである。
成され、前記半導体基板表面に達するコンタクト孔が前
記層間絶縁膜の所定の領域に形成され前記第１の給電層
は前記コンタクト孔で半導体基板表面に被着し、前記配
線層はＭＥＳＦＥＴのソース・ドレインを構成するオー
ミック電極であり前記導電層は前記ＭＥＳＦＥＴのゲー
ト電極であり前記パターニングされた第１の給電層は前
記ＭＥＳＦＥＴのショットキバリアメタルである。
【００１７】そして、前記メッキ金属はＡｕで構成さ
れ、前記第１の給電層は積層するＰｔ／ＴｉＮ／ＷＳｉ
で構成され、前記第２の給電層は高融点金属の窒化物／
Ｐｔで構成される。更に、前記高融点金属の窒化物はＴ
ｉＮ、ＴａＮあるいはＷＮである。さらには、前記絶縁
体膜、第１，第２の絶縁体膜は感光性有機膜で構成され
る。
れ、前記第１の給電層は積層するＰｔ／ＴｉＮ／ＷＳｉ
で構成され、前記第２の給電層は高融点金属の窒化物／
Ｐｔで構成される。更に、前記高融点金属の窒化物はＴ
ｉＮ、ＴａＮあるいはＷＮである。さらには、前記絶縁
体膜、第１，第２の絶縁体膜は感光性有機膜で構成され
る。
【００１８】本発明では、電解メッキにより半導体基板
上に導電層を形成する場合に、絶縁体膜を挟んで２層の
給電層を形成する。そして、初め下層の給電層でもって
所定のパターンのメッキ金属、例えばＭＥＳＦＥＴのゲ
ート電極となるＡｕメッキ層を成長させる。さらに、上
記メッキ金属が成長し上層の給電層に接続すると、メッ
キ金属の成長は上層の給電層を通して半導体基板のウェ
ーハ上全面に拡がるようにする。
上に導電層を形成する場合に、絶縁体膜を挟んで２層の
給電層を形成する。そして、初め下層の給電層でもって
所定のパターンのメッキ金属、例えばＭＥＳＦＥＴのゲ
ート電極となるＡｕメッキ層を成長させる。さらに、上
記メッキ金属が成長し上層の給電層に接続すると、メッ
キ金属の成長は上層の給電層を通して半導体基板のウェ
ーハ上全面に拡がるようにする。
【００１９】このようにすると、導電層の膜厚制御が非
常に向上し、半導体のウェーハ面内での上記の膜厚バラ
ツキが大幅に低減する。そして、特に化合物半導体基板
のＭＥＳＦＥＴのゲート電極のように上述したような所
定のパターンすなわちメッキ面積が非常に小さくなる場
合に、信頼性の高いゲート電極が高精度に形成できるよ
うになる。
常に向上し、半導体のウェーハ面内での上記の膜厚バラ
ツキが大幅に低減する。そして、特に化合物半導体基板
のＭＥＳＦＥＴのゲート電極のように上述したような所
定のパターンすなわちメッキ面積が非常に小さくなる場
合に、信頼性の高いゲート電極が高精度に形成できるよ
うになる。
【００２０】
【発明の実施の形態】次に、図１乃至図３に基づいて本
発明の第１の実施の形態について説明する。図１乃至図
３は、本発明を説明するためのＭＥＳＦＥＴ構造の製造
工程順の断面図である。本発明の特徴は、絶縁層のコン
タクト孔、選択Ａｕメッキプロセスで製造されるＴ字型
ゲート電極のＭＥＳＦＥＴにおいて、メッキ領域を限定
するためのレジストマスクを逆テーパー形状にパターニ
ング後、スパッタ、蒸着等の方法により金属層をレジス
トの開口部とレジスト上層とに互いに接しないように形
成し、Ａｕメッキ時には当初レジストの開口部のみにＡ
ｕメッキ層を成長させ、該Ａｕメッキ層がレジスト上層
の金属層と接した時点からはレジスト上層の金属層全面
に亘ってＡｕメッキ層を成長させる点にある。更に、そ
の後イオンミリング等によりＡｕメッキ層をエッチバッ
クしゲート電極を形成する。
発明の第１の実施の形態について説明する。図１乃至図
３は、本発明を説明するためのＭＥＳＦＥＴ構造の製造
工程順の断面図である。本発明の特徴は、絶縁層のコン
タクト孔、選択Ａｕメッキプロセスで製造されるＴ字型
ゲート電極のＭＥＳＦＥＴにおいて、メッキ領域を限定
するためのレジストマスクを逆テーパー形状にパターニ
ング後、スパッタ、蒸着等の方法により金属層をレジス
トの開口部とレジスト上層とに互いに接しないように形
成し、Ａｕメッキ時には当初レジストの開口部のみにＡ
ｕメッキ層を成長させ、該Ａｕメッキ層がレジスト上層
の金属層と接した時点からはレジスト上層の金属層全面
に亘ってＡｕメッキ層を成長させる点にある。更に、そ
の後イオンミリング等によりＡｕメッキ層をエッチバッ
クしゲート電極を形成する。
【００２１】以下、図に従って説明していく。上述した
従来の技術と同様に、図１（ａ）に示すようにＧａＡｓ
基板１表面をリセス構造にする。そして、ＧａＡｓ基板
１全面に層間絶縁膜として絶縁層２をＣＶＤ法で形成
し、絶縁層２の所定の領域に、フォトリソグラフィ技術
とエッチング技術とでコンタクト孔３を形成する。
従来の技術と同様に、図１（ａ）に示すようにＧａＡｓ
基板１表面をリセス構造にする。そして、ＧａＡｓ基板
１全面に層間絶縁膜として絶縁層２をＣＶＤ法で形成
し、絶縁層２の所定の領域に、フォトリソグラフィ技術
とエッチング技術とでコンタクト孔３を形成する。
【００２２】そして、図１（ｂ）に示すように、ショッ
トキバリアメタルであるＷＳｉ層、ＴｉＮ層、Ｐｔ層を
この順にスパッタ法等で成膜する。このようにして、絶
縁層２およびＧａＡｓ基板１のコンタクト孔３部に被着
するように積層メタル層４を形成する。この積層メタル
層４が第１の給電層として機能する。
トキバリアメタルであるＷＳｉ層、ＴｉＮ層、Ｐｔ層を
この順にスパッタ法等で成膜する。このようにして、絶
縁層２およびＧａＡｓ基板１のコンタクト孔３部に被着
するように積層メタル層４を形成する。この積層メタル
層４が第１の給電層として機能する。
【００２３】次に、図１（ｃ）に示すように、メッキ領
域を限定するための導電体膜となるレジストマスク５を
公知のイメージリバース法等の方法により、上記開口で
あるゲート電極用開口６が逆テーパー形状になるように
パターニングする。
域を限定するための導電体膜となるレジストマスク５を
公知のイメージリバース法等の方法により、上記開口で
あるゲート電極用開口６が逆テーパー形状になるように
パターニングする。
【００２４】次に、図２（ａ）に示すように、スパッ
タ、蒸着等の方法により全面に金属層を成膜する。ここ
で、レジストマスク５のゲート電極用開口６は逆テーパ
ー形状であるため、レジストマスク５上の金属層７とゲ
ート電極開口６の金属層７ａはお互いに接しないように
形成される。この金属層７は後述するようにメッキパス
として機能し第２の給電層となる。
タ、蒸着等の方法により全面に金属層を成膜する。ここ
で、レジストマスク５のゲート電極用開口６は逆テーパ
ー形状であるため、レジストマスク５上の金属層７とゲ
ート電極開口６の金属層７ａはお互いに接しないように
形成される。この金属層７は後述するようにメッキパス
として機能し第２の給電層となる。
【００２５】続くＡｕメッキ工程では、当初は積層メタ
ル層４のみがメッキパスとなり、図２（ｂ）に示すよう
にゲート電極用開口６内にのみＡｕメッキ層８が形成さ
れる。この時、ゲート電極用開口６部分の面積は半導体
基板の面積に比べて非常に小さいため、メッキ電流密度
は大きく、Ａｕの成長速度は比較的高い。
ル層４のみがメッキパスとなり、図２（ｂ）に示すよう
にゲート電極用開口６内にのみＡｕメッキ層８が形成さ
れる。この時、ゲート電極用開口６部分の面積は半導体
基板の面積に比べて非常に小さいため、メッキ電流密度
は大きく、Ａｕの成長速度は比較的高い。
【００２６】更に電解メッキを続けると、上記Ａｕメッ
キ層８は上述の金属層７と接するようになる。そして、
メッキ電流は、レジストマスク５を挟んで成る積層メタ
ル層４と金属層７を流れるようになる。すなわち、金属
層７もメッキパスとして機能する。この時、Ａｕが成長
する領域の面積は、ほぼ半導体基板と同程度の面積であ
るため、メッキ電流密度は極端に低下し、Ａｕの成長速
度は著しく低下する。従ってオーバーメッキの時間が多
少あってもＡｕの厚さはほぼレジスト膜厚と同程度であ
り、膜厚が 極端に厚くなることはない。このようにし
て、金属層７表面にもＡｕが成長し、図２（ｃ）に示す
ようなＡｕメッキ層８ａが形成される。
キ層８は上述の金属層７と接するようになる。そして、
メッキ電流は、レジストマスク５を挟んで成る積層メタ
ル層４と金属層７を流れるようになる。すなわち、金属
層７もメッキパスとして機能する。この時、Ａｕが成長
する領域の面積は、ほぼ半導体基板と同程度の面積であ
るため、メッキ電流密度は極端に低下し、Ａｕの成長速
度は著しく低下する。従ってオーバーメッキの時間が多
少あってもＡｕの厚さはほぼレジスト膜厚と同程度であ
り、膜厚が 極端に厚くなることはない。このようにし
て、金属層７表面にもＡｕが成長し、図２（ｃ）に示す
ようなＡｕメッキ層８ａが形成される。
【００２７】このようにして、Ａｕメッキ層８ａに膜厚
制御が大幅に向上する。そして、ＧａＡｓ基板上でのＡ
ｕメッキ層８ａの膜厚のバラツキを大幅に低減できるよ
うになる。
制御が大幅に向上する。そして、ＧａＡｓ基板上でのＡ
ｕメッキ層８ａの膜厚のバラツキを大幅に低減できるよ
うになる。
【００２８】次に、イオンミリング法により、図２
（ｄ）に示すように、レジストマスク５上の上記Ａｕメ
ッキ層８ａと金属層７とをエッチバックする。このよう
にして、ゲート電極となるゲート電極用開口６部分にの
みＡｕが残ったＡｕメッキ層８が形成される。ここで、
レジストマスク５上のＡｕメッキ層を化学機械研磨（Ｃ
ＭＰ）法で除去してもよい。この場合は、上記金属層７
が研磨ストッパ層として機能する。ここで、金属層をＴ
ｉＮ／Ｐｔの積層構造にすると研磨ストッパ層と効果的
に働くと共にメッキパスとして有効となる。
（ｄ）に示すように、レジストマスク５上の上記Ａｕメ
ッキ層８ａと金属層７とをエッチバックする。このよう
にして、ゲート電極となるゲート電極用開口６部分にの
みＡｕが残ったＡｕメッキ層８が形成される。ここで、
レジストマスク５上のＡｕメッキ層を化学機械研磨（Ｃ
ＭＰ）法で除去してもよい。この場合は、上記金属層７
が研磨ストッパ層として機能する。ここで、金属層をＴ
ｉＮ／Ｐｔの積層構造にすると研磨ストッパ層と効果的
に働くと共にメッキパスとして有効となる。
【００２９】次に、レジストマスク５を除去し、図３
（ａ）に示すように積層メタル層４上の所定の領域にＴ
字型のゲート電極９が設けられる。そして、図３（ｂ）
に示すように、上記Ａｕで構成されたゲート電極９をマ
スクにして、絶縁層２上の積層メタル層４をエッチング
する。
（ａ）に示すように積層メタル層４上の所定の領域にＴ
字型のゲート電極９が設けられる。そして、図３（ｂ）
に示すように、上記Ａｕで構成されたゲート電極９をマ
スクにして、絶縁層２上の積層メタル層４をエッチング
する。
【００３０】最後に必要に応じて図３（ｃ）に示すよう
に、絶縁層２をウエットエッチング、またはＨＦ蒸気エ
ッチングなどの方法により除去する。このようにして、
リセス構造のＧａＡｓ基板１上にＭＥＳＦＥＴのゲート
を構成するゲート電極９と積層ショットキバリア層１０
が形成される。
に、絶縁層２をウエットエッチング、またはＨＦ蒸気エ
ッチングなどの方法により除去する。このようにして、
リセス構造のＧａＡｓ基板１上にＭＥＳＦＥＴのゲート
を構成するゲート電極９と積層ショットキバリア層１０
が形成される。
【００３１】以上のような方法でＭＥＳＦＥＴのゲート
電極を形成すると、ゲート電極の膜厚、すなわち電極の
高さを安定して形成することができる。Ｔ字型ゲート電
極を有するＭＥＳＦＥＴでは、その高性能化のためにゲ
ート長を短くする傾向があり、またゲート電極高さのば
らつきによりゲート電極の高さ／ゲート長のアスペクト
比が２よりも大きい場合には、製造過程においてゲート
金属がショットキ界面、あるいはショットキ界面直上の
ゲート金属が側壁形状をなしている部分から剥がれると
いう問題があったが、本発明により、ＭＥＳＦＥＴのゲ
ート電極の高さ，およびアスペクト比が安定して形成で
きるためにゲート電極の剥がれが完全に防止できるよう
になる。
電極を形成すると、ゲート電極の膜厚、すなわち電極の
高さを安定して形成することができる。Ｔ字型ゲート電
極を有するＭＥＳＦＥＴでは、その高性能化のためにゲ
ート長を短くする傾向があり、またゲート電極高さのば
らつきによりゲート電極の高さ／ゲート長のアスペクト
比が２よりも大きい場合には、製造過程においてゲート
金属がショットキ界面、あるいはショットキ界面直上の
ゲート金属が側壁形状をなしている部分から剥がれると
いう問題があったが、本発明により、ＭＥＳＦＥＴのゲ
ート電極の高さ，およびアスペクト比が安定して形成で
きるためにゲート電極の剥がれが完全に防止できるよう
になる。
【００３２】次に、図４乃至図６に基づいて本発明の第
２の実施の形態について説明する。図４乃至図６は、本
発明の別のＭＥＳＦＥＴ構造の製造工程順の断面図とな
っている。ここで、第１の実施の形態と同じものは同一
符号で示される。
２の実施の形態について説明する。図４乃至図６は、本
発明の別のＭＥＳＦＥＴ構造の製造工程順の断面図とな
っている。ここで、第１の実施の形態と同じものは同一
符号で示される。
【００３３】図４（ａ）に示すように、リセス構造のＧ
ａＡｓ基板１表面にＭＥＳＦＥＴのソース・ドレインと
なるオーミック電極１１を形成する。ここで、オーミッ
ク電極１１はＡｕ／ＡｕＧｅ／Ｎｉからなる構成され
る。そして、全面にシリコン酸化膜を成膜しコンタクト
孔３ａを有する絶縁層２を形成する。
ａＡｓ基板１表面にＭＥＳＦＥＴのソース・ドレインと
なるオーミック電極１１を形成する。ここで、オーミッ
ク電極１１はＡｕ／ＡｕＧｅ／Ｎｉからなる構成され
る。そして、全面にシリコン酸化膜を成膜しコンタクト
孔３ａを有する絶縁層２を形成する。
【００３４】次に、図４（ｂ）に示すように第１の絶縁
体膜である第１のレジストマスク１２を形成する。ここ
で、第１のレジストマスク１２には、上記のコンタクト
孔３ａに重なるように第１の開口であるゲート電極用開
口１３を形成する。このゲート電極用開口１３は順テー
パー形状にあるように形成する。
体膜である第１のレジストマスク１２を形成する。ここ
で、第１のレジストマスク１２には、上記のコンタクト
孔３ａに重なるように第１の開口であるゲート電極用開
口１３を形成する。このゲート電極用開口１３は順テー
パー形状にあるように形成する。
【００３５】次に、図４（ｃ）に示すように、全面にシ
ョットキバリアメタルであるＷＳｉ層をスパッタ法等に
より成膜し、続けてＡｕの拡散のバリアメタルとしてＴ
ｉＮ層を、またＡｕのメッキパスとしてＰｔ層を同様に
スパッタ法等に成膜し、第１にレジストマスク１２表面
およびＧａＡｓ基板１のコンタクト孔３ａ部に被着する
積層メタル層１４を形成する。この積層メタル層１４が
第１の給電層となる。
ョットキバリアメタルであるＷＳｉ層をスパッタ法等に
より成膜し、続けてＡｕの拡散のバリアメタルとしてＴ
ｉＮ層を、またＡｕのメッキパスとしてＰｔ層を同様に
スパッタ法等に成膜し、第１にレジストマスク１２表面
およびＧａＡｓ基板１のコンタクト孔３ａ部に被着する
積層メタル層１４を形成する。この積層メタル層１４が
第１の給電層となる。
【００３６】更に、図４（ｄ）に示すように、第２の導
電体膜である第２のレジストマスク１５をパターニング
し逆テーパー形状の配線用開口１６を形成する。この配
線用開口１６が上述した第２の開口となる。このように
して、ゲート電極を形成する領域の第１の開口と、オー
ミック電極の上層でエアブリッジ配線を形成する領域の
第２の開口を形成する。
電体膜である第２のレジストマスク１５をパターニング
し逆テーパー形状の配線用開口１６を形成する。この配
線用開口１６が上述した第２の開口となる。このように
して、ゲート電極を形成する領域の第１の開口と、オー
ミック電極の上層でエアブリッジ配線を形成する領域の
第２の開口を形成する。
【００３７】その後、図５（ａ）に示すように、スパッ
タ、蒸着等の方法により全面に金属層を成膜する。ここ
で、第２のレジストマスク１５の配線用開口１６は逆テ
ーパー形状であるため、第２のレジストマスク１５上の
金属層１７と配線用開口１６内の金属層１７ａはお互い
に接しないように形成される。この金属層１７は後述す
るように第２の給電層でありメッキパスとして機能する
ようになる。
タ、蒸着等の方法により全面に金属層を成膜する。ここ
で、第２のレジストマスク１５の配線用開口１６は逆テ
ーパー形状であるため、第２のレジストマスク１５上の
金属層１７と配線用開口１６内の金属層１７ａはお互い
に接しないように形成される。この金属層１７は後述す
るように第２の給電層でありメッキパスとして機能する
ようになる。
【００３８】続くＡｕメッキ工程では、当初は積層メタ
ル層１４のみがメッキパスとなり、図５（ｂ）に示すよ
うにゲート電極用開口１３内および配線用開口１６内に
のみＡｕメッキ層１８が形成される。
ル層１４のみがメッキパスとなり、図５（ｂ）に示すよ
うにゲート電極用開口１３内および配線用開口１６内に
のみＡｕメッキ層１８が形成される。
【００３９】更に電解メッキを続けると、上記Ａｕメッ
キ層１８は上述の金属層１７と接するようになる。そし
て、メッキ電流は金属層１７も流れるようになる。すな
わち、金属層１７もメッキパスとして機能する。この
時、Ａｕが成長する領域の面積は、ほぼ半導体基板と同
程度の面積であるため、メッキ電流密度は極端に低下
し、Ａｕの成長速度は著しく低下する。従ってオーバー
メッキの時間が多少あってもＡｕの厚さはほぼレジスト
膜厚と同程度であり、膜厚が 極端に厚くなることはな
い。このようにして、金属層１７表面にもＡｕが成長
し、図５（ｃ）に示すようなＡｕメッキ層１８ａが形成
される。
キ層１８は上述の金属層１７と接するようになる。そし
て、メッキ電流は金属層１７も流れるようになる。すな
わち、金属層１７もメッキパスとして機能する。この
時、Ａｕが成長する領域の面積は、ほぼ半導体基板と同
程度の面積であるため、メッキ電流密度は極端に低下
し、Ａｕの成長速度は著しく低下する。従ってオーバー
メッキの時間が多少あってもＡｕの厚さはほぼレジスト
膜厚と同程度であり、膜厚が 極端に厚くなることはな
い。このようにして、金属層１７表面にもＡｕが成長
し、図５（ｃ）に示すようなＡｕメッキ層１８ａが形成
される。
【００４０】このようにして、Ａｕメッキ層１８ａに膜
厚制御が大幅に向上する。そして、ＧａＡｓ基板上での
Ａｕメッキ層１８ａの膜厚のバラツキを大幅に低減でき
るようになる。
厚制御が大幅に向上する。そして、ＧａＡｓ基板上での
Ａｕメッキ層１８ａの膜厚のバラツキを大幅に低減でき
るようになる。
【００４１】次に、イオンミリング法により、図５
（ｄ）に示すように、第２のレジストマスク１５上の上
記Ａｕメッキ層１８ａと金属層１７とをエッチバックす
る。このようにして、ゲート電極となるゲート電極用開
口１３および配線用開口１６部分にのみＡｕが残ったＡ
ｕメッキ層１８が形成される。この場合も、第２のレジ
ストマスク１５上のＡｕメッキ層をＣＭＰ法で除去して
もよい。この場合も、金属層１７をＴｉＮ／Ｐｔの積層
構造にすると研磨ストッパ層と効果的に働くと共にメッ
キパスとして有効となる。
（ｄ）に示すように、第２のレジストマスク１５上の上
記Ａｕメッキ層１８ａと金属層１７とをエッチバックす
る。このようにして、ゲート電極となるゲート電極用開
口１３および配線用開口１６部分にのみＡｕが残ったＡ
ｕメッキ層１８が形成される。この場合も、第２のレジ
ストマスク１５上のＡｕメッキ層をＣＭＰ法で除去して
もよい。この場合も、金属層１７をＴｉＮ／Ｐｔの積層
構造にすると研磨ストッパ層と効果的に働くと共にメッ
キパスとして有効となる。
【００４２】次に、第２のレジストマスク１５を除去
し、図６（ａ）に示すように積層メタル層４上の所定の
領域にＡｕメッキ層１８が設けられる。そして、図６
（ｂ）に示すように、上記Ａｕメッキ層１８をマスクに
して、絶縁層１２上の積層メタル層１４をエッチングす
る。
し、図６（ａ）に示すように積層メタル層４上の所定の
領域にＡｕメッキ層１８が設けられる。そして、図６
（ｂ）に示すように、上記Ａｕメッキ層１８をマスクに
して、絶縁層１２上の積層メタル層１４をエッチングす
る。
【００４３】次に、図６（ｃ）に示すように、導電層で
あるＡｕメッキ層１８と絶縁層２を残し第１のレジスト
マスク１２を除去する。最後に必要に応じて図６（ｄ）
に示すように、絶縁層２をウエットエッチング、または
ＨＦ蒸気エッチングなどの方法により除去する。このよ
うにして、リセス構造のＧａＡｓ基板１上にＭＥＳＦＥ
Ｔのゲート電極とエアブリッジ配線とになるＡｕメッキ
層１８および積層ショットキバリア層１９が形成され
る。図６（ｄ）に示すように、オーミック電極１１とＡ
ｕメッキ層１８とはエアブリッジ構造になっている。
あるＡｕメッキ層１８と絶縁層２を残し第１のレジスト
マスク１２を除去する。最後に必要に応じて図６（ｄ）
に示すように、絶縁層２をウエットエッチング、または
ＨＦ蒸気エッチングなどの方法により除去する。このよ
うにして、リセス構造のＧａＡｓ基板１上にＭＥＳＦＥ
Ｔのゲート電極とエアブリッジ配線とになるＡｕメッキ
層１８および積層ショットキバリア層１９が形成され
る。図６（ｄ）に示すように、オーミック電極１１とＡ
ｕメッキ層１８とはエアブリッジ構造になっている。
【００４４】以上のような製造方法によりゲート電極お
よびエアブリッジ配線を形成することで、ＭＥＳＦＥＴ
のゲート電極の膜厚、すなわち電極の高さを更に安定し
て形成することができる。
よびエアブリッジ配線を形成することで、ＭＥＳＦＥＴ
のゲート電極の膜厚、すなわち電極の高さを更に安定し
て形成することができる。
【００４５】この実施の形態では、ＭＥＳＦＥＴのゲー
ト電極が剥がれ難くなるという他に、エアブリッジ配線
の膜厚も安定して製造できるため配線容量，インピーダ
ンスのばらつきが減少するという効果も生じる。
ト電極が剥がれ難くなるという他に、エアブリッジ配線
の膜厚も安定して製造できるため配線容量，インピーダ
ンスのばらつきが減少するという効果も生じる。
【００４６】以上の実施の形態では、本発明がＭＥＳＦ
ＥＴのゲート電極形成に適用される場合について説明し
た。本発明はこれに限定されるものではない。ＭＥＳＦ
ＥＴのゲート電極形成以外に、本発明は、半導体装置の
微細な導電層をＡｕメッキ法で形成する場合にも同様に
適用できるものである。また、上記の実施の形態におい
て、感光性有機膜であるレジストマスクの代わりに、有
機系あるいは無機系のＳＯＧ膜を用いてもよい。
ＥＴのゲート電極形成に適用される場合について説明し
た。本発明はこれに限定されるものではない。ＭＥＳＦ
ＥＴのゲート電極形成以外に、本発明は、半導体装置の
微細な導電層をＡｕメッキ法で形成する場合にも同様に
適用できるものである。また、上記の実施の形態におい
て、感光性有機膜であるレジストマスクの代わりに、有
機系あるいは無機系のＳＯＧ膜を用いてもよい。
【００４７】また、上記第２の給電層は、高融点金属の
窒化物／Ｐｔの積層構造になるようにし、この高融点金
属の窒化物として、ＴｉＮの他にＴａＮ、ＷＮなどが用
いられると効果的である。
窒化物／Ｐｔの積層構造になるようにし、この高融点金
属の窒化物として、ＴｉＮの他にＴａＮ、ＷＮなどが用
いられると効果的である。
【００４８】なお、本発明は、上記の実施の形態に限定
されず、本発明の技術思想の範囲内において、実施の形
態が適宜変更され得る。
されず、本発明の技術思想の範囲内において、実施の形
態が適宜変更され得る。
【００４９】
【発明の効果】以上、本発明では、電解メッキにより半
導体基板上に導電層を形成する場合に、絶縁体膜を挟ん
で２層の給電層を形成する。そして、初め下層の給電層
でもって所定のパターンのメッキ金属、例えばＭＥＳＦ
ＥＴのゲート電極となるＡｕメッキ層を成長させる。さ
らに、上記メッキ金属が成長し上層の給電層に接続する
と、メッキ金属の成長は上層の給電層を通して半導体基
板のウェーハ上全面に拡がるようにする。
導体基板上に導電層を形成する場合に、絶縁体膜を挟ん
で２層の給電層を形成する。そして、初め下層の給電層
でもって所定のパターンのメッキ金属、例えばＭＥＳＦ
ＥＴのゲート電極となるＡｕメッキ層を成長させる。さ
らに、上記メッキ金属が成長し上層の給電層に接続する
と、メッキ金属の成長は上層の給電層を通して半導体基
板のウェーハ上全面に拡がるようにする。
【００５０】このようにすると、半導体基板上の導電層
の膜厚は非常に高い精度で形成できるようになる。そし
て、半導体のウェーハ面内での上記の膜厚バラツキが大
幅に低減するようになる。
の膜厚は非常に高い精度で形成できるようになる。そし
て、半導体のウェーハ面内での上記の膜厚バラツキが大
幅に低減するようになる。
【００５１】特に化合物半導体基板のＭＥＳＦＥＴのゲ
ート電極のようにメッキ面積が非常に小さくなる場合に
は、信頼性の高いＴ字型のゲート電極が高い再現性の下
に形成できるようになる。そして、ＭＥＳＦＥＴのＴ字
型のゲート電極の高さ／ゲート長のアスペクト比が高く
なっても、ＭＥＳＦＥＴの製造過程において、ゲート電
極が、ショットキ界面、あるいはショットキ界面直上の
ゲート金属が側壁形状をなしている部分、から剥がれる
という問題は大幅に抑制されるようになる。
ート電極のようにメッキ面積が非常に小さくなる場合に
は、信頼性の高いＴ字型のゲート電極が高い再現性の下
に形成できるようになる。そして、ＭＥＳＦＥＴのＴ字
型のゲート電極の高さ／ゲート長のアスペクト比が高く
なっても、ＭＥＳＦＥＴの製造過程において、ゲート電
極が、ショットキ界面、あるいはショットキ界面直上の
ゲート金属が側壁形状をなしている部分、から剥がれる
という問題は大幅に抑制されるようになる。
【００５２】上記の問題は、ＭＥＳＦＥＴの駆動能力の
ためのゲート長の微細化に伴い顕在化してきていること
から、本発明は、ＭＩＳＦＥＴ等の半導体素子の微細化
を更に促進させ、高性能で信頼性の高い半導体装置の製
造を容易にする。
ためのゲート長の微細化に伴い顕在化してきていること
から、本発明は、ＭＩＳＦＥＴ等の半導体素子の微細化
を更に促進させ、高性能で信頼性の高い半導体装置の製
造を容易にする。
【図１】本発明の第１の実施の形態を説明するためのＭ
ＥＳＦＥＴ構造の製造工程順の断面図である。
ＥＳＦＥＴ構造の製造工程順の断面図である。
【図２】上記の続きの製造工程を説明するための断面図
である。
である。
【図３】上記の続きの製造工程を説明するための断面図
である。
である。
【図４】本発明の第２の実施の形態を説明するためのＭ
ＥＳＦＥＴ構造の製造工程順の断面図である。
ＥＳＦＥＴ構造の製造工程順の断面図である。
【図５】上記の続きの製造工程を説明するための断面図
である。
である。
【図６】上記の続きの製造工程を説明するための断面図
である。
である。
【図７】従来の技術を説明するためのＭＥＳＦＥＴ構造
の製造工程順の断面図である。
の製造工程順の断面図である。
【図８】上記従来の技術の続きを説明する製造工程順の
断面図である。
断面図である。
１，１０１ ＧａＡｓ基板 ２，１０２ 絶縁層 ３，３ａ，１０３ コンタクト孔 ４，１４，１０４ 積層メタル層 ５，１０５ レジストマスク ６，１３，１０６ ゲート電極用開口 ７，７ａ，１７，１７ａ 金属層 ８，８ａ，１８，１８ａ Ａｕメッキ層 ９，１０７ ゲート電極 １０，１９，１０８ 積層ショットキバイリア層 １１ オーミック電極 １２ 第１のレジストマスク １５ 第２のレジストマスク １６ 配線用開口
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/28 301 H01L 21/288 H01L 29/41 H01L 29/812
Claims (9)
- 【請求項１】 電解メッキによる半導体基板上への導電
層の形成において、半導体基板上に層間絶縁膜を介して
前記電解メッキ用の第１の給電層を形成する工程と、断
面が逆テーパー形状の開口を有する絶縁体膜を前記第１
の給電層上に形成する工程および前記絶縁体膜の上部に
第２の給電層を形成する工程と、初め前記第１の給電層
をメッキ電流経路として前記開口内にのみメッキ金属を
成長させる工程と、前記メッキ金属が成長し前記第２の
給電層に接続した後に前記第２の給電層もメッキ電流経
路にして前記半導体基板のウェーハ全面に亘ってメッキ
金属を成長させる工程と、を含むことを特徴とする半導
体装置の製造方法。 - 【請求項２】 電解メッキによる半導体基板上への導電
層の形成において、半導体基板上の配線層を被覆するよ
うに層間絶縁膜を形成し、断面が順テーパー形状の第１
の開口を有する第１の絶縁体膜を前記層間絶縁膜上に形
成する工程と、前記第１の絶縁体膜の表面に電解メッキ
用の第１の給電層を形成する工程と、前記第１の開口領
域上であって断面が逆テーパー形状である第２の開口を
有する第２の絶縁体膜を前記第１の給電層上に形成する
工程と、前記第２の絶縁体膜の上部に電解メッキ用の第
２の給電層を形成する工程と、初め前記第１の給電層を
メッキ電流経路として前記第１の開口と第２の開口内に
のみメッキ金属を成長させる工程と、前記メッキ金属が
成長し前記第２の給電層に接続した後に前記第２の給電
層もメッキ電流経路にして前記半導体基板のウェーハ全
面に亘ってメッキ金属を成長させる工程と、を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 前記半導体基板のウェーハ全面に亘って
メッキ金属を成長させた後に、前記開口内のメッキ金属
を残して前記第２の給電層上のメッキ金属、前記絶縁体
膜を順次除去し、更に、前記開口内のメッキ金属をマス
クにして前記第１の給電層をエッチングして、前記メッ
キ金属と前記パターニングされた第１の給電層から成る
導電層を形成することを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】 前記半導体基板のウェーハ全面に亘って
メッキ金属を成長させた後に、前記第１，第２の開口内
のメッキ金属を残して前記第２の給電層上のメッキ金
属、前記第２の絶縁体膜を順次除去し、前記第２の開口
内のメッキ金属をマスクにして前記第１の給電層をエッ
チングし、更に、前記第１の導電体膜を除去して、前記
メッキ金属と前記パターニングされた第１の給電層から
成る導電層を形成することを特徴とする請求項２記載の
半導体装置の製造方法。 - 【請求項５】 半導体基板は化合物半導体で構成され、
前記半導体基板表面に達するコンタクト孔が前記層間絶
縁膜の所定の領域に形成され前記第１の給電層は前記コ
ンタクト孔で半導体基板表面に被着し、前記導電層はＭ
ＥＳＦＥＴのゲート電極であり前記パターニングされた
第１の給電層は前記ＭＥＳＦＥＴのショットキバリアメ
タルであることを特徴とする請求項３または請求項４記
載の半導体装置の製造方法。 - 【請求項６】 半導体基板は化合物半導体で構成され、
前記半導体基板表面に達するコンタクト孔が前記層間絶
縁膜の所定の領域に形成され前記第１の給電層は前記コ
ンタクト孔で半導体基板表面に被着し、前記配線層はＭ
ＥＳＦＥＴのソース・ドレインを構成するオーミック電
極であり前記導電層は前記ＭＥＳＦＥＴのゲート電極で
あり前記パターニングされた第１の給電層は前記ＭＥＳ
ＦＥＴのショットキバリアメタルであることを特徴とす
る請求項４記載の半導体装置の製造方法。 - 【請求項７】 前記メッキ金属はＡｕで構成され、前記
第１の給電層は積層するＰｔ／ＴｉＮ／ＷＳｉで構成さ
れ、前記第２の給電層は高融点金属の窒化物／Ｐｔで構
成されることを特徴とする請求項５または請求項６記載
の半導体装置の製造方法。 - 【請求項８】 前記高融点金属の窒化物はＴｉＮ、Ｔａ
ＮあるいはＷＮであることを特徴とする請求項７記載の
半導体装置の製造方法。 - 【請求項９】 前記絶縁体膜、第１，第２の絶縁体膜は
感光性有機膜で構成されることを特徴とする請求項１か
ら請求項８のうち１つの請求項に記載の半導体装置の製
造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2000064039A JP3353773B2 (ja) | 2000-03-08 | 2000-03-08 | 半導体装置の製造方法 |
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Publications (2)
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