JPH0778835A - 化合物半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【目的】ソース電極側にのみ“ひさし”が張り出したΓ
字型ゲート電極を形成するための目合わせマージンを増
加させながら高精度に形成する。 【構成】ＧａＡｓ基板１上に酸化シリコン膜２とα−Ｓ
ｉ膜３を積層してゲート電極形成用開口部５を形成した
後ソース電極側の開口部５に接するα−Ｓｉ膜３のみを
選択的に除去し、この開口部内にＷＳｉ・ＴｉＮ・Ｐｔ
膜６を形成し、有機膜を塗布して全面をエッチバック
し、最上面のＷＳｉ・ＴｉＮ・Ｐｔ膜６を除去し、開口
部に残された第１の金属膜６をめっき電極としてＡｕ膜
をめっきしてソース電極側にのみ“ひさし”が張り出し
たΓ字型ゲート電極８を形成する。
字型ゲート電極を形成するための目合わせマージンを増
加させながら高精度に形成する。 【構成】ＧａＡｓ基板１上に酸化シリコン膜２とα−Ｓ
ｉ膜３を積層してゲート電極形成用開口部５を形成した
後ソース電極側の開口部５に接するα−Ｓｉ膜３のみを
選択的に除去し、この開口部内にＷＳｉ・ＴｉＮ・Ｐｔ
膜６を形成し、有機膜を塗布して全面をエッチバック
し、最上面のＷＳｉ・ＴｉＮ・Ｐｔ膜６を除去し、開口
部に残された第１の金属膜６をめっき電極としてＡｕ膜
をめっきしてソース電極側にのみ“ひさし”が張り出し
たΓ字型ゲート電極８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置の製
造方法に関し、特にゲート電極の製造方法に関する。
造方法に関し、特にゲート電極の製造方法に関する。
【０００２】
【従来の技術】マイクロ波及びミリ波帯での増幅素子と
してよく用いられている化合物半導体装置は、その高周
波特性を向上させるために、ゲート長（以下、Ｌｇと記
す）を短縮し且つゲート電極の面積を大きくしたＴ字型
のゲート電極が用いられている。
してよく用いられている化合物半導体装置は、その高周
波特性を向上させるために、ゲート長（以下、Ｌｇと記
す）を短縮し且つゲート電極の面積を大きくしたＴ字型
のゲート電極が用いられている。
【０００３】図３はＴ字型ゲート電極を有する従来の化
合物半導体装置の一例を示す断面図である。
合物半導体装置の一例を示す断面図である。
【０００４】図３に示すように、ＧａＡｓ基板１上に形
成したＴ字型ゲート電極８を有する化合物半導体装置に
おいては、ゲート電極８の“ひさし”の張り出し部分が
あるためにゲート電極８とソース電極９およびドレイン
電極１０との間の寄生容量が増大するという欠点があ
る。これらの寄生容量のうち、ゲート・ソース間の寄生
容量ＣGS2 はゲート・ソース間の真性容量ＣGS1 と比較
して小さいためにデバイス特性への影響はほとんどな
い。一方、ゲート・ドレイン間の寄生容量ＣGD2 は、ゲ
ート・ドレイン間の真性容量ＣGD1 が小さいため、デバ
イス特性への影響が大きく、最大有効電力利得が低下し
高周波特性を悪化させるという問題がある。そのため、
ゲート電極の“ひさし”の張り出し部分をソース側だけ
にしたΓ字型ゲート電極を有する化合物半導体装置の一
例が実開昭６３−１８８９６４号公報に記載されてい
る。
成したＴ字型ゲート電極８を有する化合物半導体装置に
おいては、ゲート電極８の“ひさし”の張り出し部分が
あるためにゲート電極８とソース電極９およびドレイン
電極１０との間の寄生容量が増大するという欠点があ
る。これらの寄生容量のうち、ゲート・ソース間の寄生
容量ＣGS2 はゲート・ソース間の真性容量ＣGS1 と比較
して小さいためにデバイス特性への影響はほとんどな
い。一方、ゲート・ドレイン間の寄生容量ＣGD2 は、ゲ
ート・ドレイン間の真性容量ＣGD1 が小さいため、デバ
イス特性への影響が大きく、最大有効電力利得が低下し
高周波特性を悪化させるという問題がある。そのため、
ゲート電極の“ひさし”の張り出し部分をソース側だけ
にしたΓ字型ゲート電極を有する化合物半導体装置の一
例が実開昭６３−１８８９６４号公報に記載されてい
る。
【０００５】図４（ａ）〜（ｅ）は従来の化合物半導体
装置の製造方法を説明するための工程順に示した断面図
である。
装置の製造方法を説明するための工程順に示した断面図
である。
【０００６】まず、図４（ａ）に示すように、活性層が
形成されたＧａＡｓ基板１上にＬＰＣＶＤ法により厚さ
４００ｎｍの酸化シリコン膜２を成膜し、リソグラフィ
ー技術によりＣＨＦ3 ，ＣＦ4 またはＳＦ6 などのエッ
チングガスを用いて酸化シリコン膜２を選択的にドライ
エッチングし、ゲート電極形成用の開口部を形成する。
次に、開口部を含む酸化シリコン膜２の表面にゲート電
極の一部となる厚さ２００ｎｍのタングステンシリサイ
ド（ＷＳｉ）膜，厚さ１００ｎｍの窒化チタン（Ｔｉ
Ｎ）膜及び厚さ２０ｎｍの白金（Ｐｔ）膜を、蒸着法ま
たはスパッタ法にて順次積層した膜（以下ＷＳｉ・Ｔｉ
Ｎ・Ｐｔ膜と記す）６を形成する。
形成されたＧａＡｓ基板１上にＬＰＣＶＤ法により厚さ
４００ｎｍの酸化シリコン膜２を成膜し、リソグラフィ
ー技術によりＣＨＦ3 ，ＣＦ4 またはＳＦ6 などのエッ
チングガスを用いて酸化シリコン膜２を選択的にドライ
エッチングし、ゲート電極形成用の開口部を形成する。
次に、開口部を含む酸化シリコン膜２の表面にゲート電
極の一部となる厚さ２００ｎｍのタングステンシリサイ
ド（ＷＳｉ）膜，厚さ１００ｎｍの窒化チタン（Ｔｉ
Ｎ）膜及び厚さ２０ｎｍの白金（Ｐｔ）膜を、蒸着法ま
たはスパッタ法にて順次積層した膜（以下ＷＳｉ・Ｔｉ
Ｎ・Ｐｔ膜と記す）６を形成する。
【０００７】次に、図４（ｂ）に示すように、開口部を
含む表面にイメージリバース法を用いたリソグラフィー
技術にて逆テーパ形状の開口部を有するフォトレジスト
膜４を形成する。このとき、フォトレジスト膜４の開口
部のドレイン電極側の側面４ａはゲート電極形成用開口
部の側壁上に一致するように目合わせされ、かつフォト
レジスト膜４の開口部のソース電極側の側面４ｂはゲー
ト電極形成用開口部の端からソース電極側に０．２〜
１．０μｍ離れて形成されるようにする。
含む表面にイメージリバース法を用いたリソグラフィー
技術にて逆テーパ形状の開口部を有するフォトレジスト
膜４を形成する。このとき、フォトレジスト膜４の開口
部のドレイン電極側の側面４ａはゲート電極形成用開口
部の側壁上に一致するように目合わせされ、かつフォト
レジスト膜４の開口部のソース電極側の側面４ｂはゲー
ト電極形成用開口部の端からソース電極側に０．２〜
１．０μｍ離れて形成されるようにする。
【０００８】次に、図４（ｃ）に示すように、フォトレ
ジスト膜４をマスクとしてＷＳｉ・ＴｉＮ・Ｐｔ膜６上
に金（Ａｕ）膜を７００ｎｍの厚さにめっきして、断面
がΓ字型のゲート電極８を形成する。
ジスト膜４をマスクとしてＷＳｉ・ＴｉＮ・Ｐｔ膜６上
に金（Ａｕ）膜を７００ｎｍの厚さにめっきして、断面
がΓ字型のゲート電極８を形成する。
【０００９】次に、図４（ｄ）に示すように、フォトレ
ジスト膜４を除去した後、ゲート電極８をマスクとして
反応性イオンエッチング（以下ＲＩＥと記す）法により
ＷＳｉ・ＴｉＮ・Ｐｔ膜６をエッチングして除去する。
このとき、ＢＣｌ3 ガスまたはＣｌ2 ／ＣＦ4 ガス系を
用いてＷＳｉ・ＴｉＮ・Ｐｔ膜６を除去することにより
Ａｕ膜からなるゲート電極８は約１００ｎｍしかエッチ
ングされない。
ジスト膜４を除去した後、ゲート電極８をマスクとして
反応性イオンエッチング（以下ＲＩＥと記す）法により
ＷＳｉ・ＴｉＮ・Ｐｔ膜６をエッチングして除去する。
このとき、ＢＣｌ3 ガスまたはＣｌ2 ／ＣＦ4 ガス系を
用いてＷＳｉ・ＴｉＮ・Ｐｔ膜６を除去することにより
Ａｕ膜からなるゲート電極８は約１００ｎｍしかエッチ
ングされない。
【００１０】次に、図４（ｅ）に示すように、ソース電
極及びドレイン電極に位置するところの酸化シリコン膜
２を選択的に除去し、ソース電極９およびドレイン電極
１０を選択的に形成する。
極及びドレイン電極に位置するところの酸化シリコン膜
２を選択的に除去し、ソース電極９およびドレイン電極
１０を選択的に形成する。
【００１１】以上の方法により、ソース電極側にのみ
“ひさし”が張り出したΓ字型のゲート電極を有する半
導体装置を構成する。
“ひさし”が張り出したΓ字型のゲート電極を有する半
導体装置を構成する。
【００１２】
【発明が解決しようとする課題】上述した従来の化合物
半導体装置の製造方法は、めっき用マスクのフォトレジ
スト膜の開口部のドレイン電極側の側面をゲート電極形
成用開口部の側壁に一致させ、かつソース電極側の側面
をゲート電極形成用開口部の端からソース電極側に０．
２〜１．０μｍ離して形成することにより、Γ字型のゲ
ート電極を形成しているため、フォトレジスト膜のパタ
ーン形成時の目合わせマージンが零になっているという
問題点がある。
半導体装置の製造方法は、めっき用マスクのフォトレジ
スト膜の開口部のドレイン電極側の側面をゲート電極形
成用開口部の側壁に一致させ、かつソース電極側の側面
をゲート電極形成用開口部の端からソース電極側に０．
２〜１．０μｍ離して形成することにより、Γ字型のゲ
ート電極を形成しているため、フォトレジスト膜のパタ
ーン形成時の目合わせマージンが零になっているという
問題点がある。
【００１３】図５（ａ）、（ｂ）および図６（ａ）、
（ｂ）は従来の化合物半導体装置の製造方法の問題点を
説明するための工程順に示した半導体チップの断面図で
ある。
（ｂ）は従来の化合物半導体装置の製造方法の問題点を
説明するための工程順に示した半導体チップの断面図で
ある。
【００１４】まず、図５（ａ）に示すように、ドレイン
電極側のフォトレジスト膜４の開口部側面４ａがゲート
電極形成用開口部の端からＤａだけドレイン電極側に目
ずれが生じた場合、図５（ｂ）に示すように、ゲート電
極８はΓ字型にならず、Ｔ字型になる。この場合、前述
したように、ゲート・ドレイン間の寄生容量ＣGD2 が大
きくなり、デバイスの最大有効電力利得が低下し高周波
特性を悪化させる問題が生じる。
電極側のフォトレジスト膜４の開口部側面４ａがゲート
電極形成用開口部の端からＤａだけドレイン電極側に目
ずれが生じた場合、図５（ｂ）に示すように、ゲート電
極８はΓ字型にならず、Ｔ字型になる。この場合、前述
したように、ゲート・ドレイン間の寄生容量ＣGD2 が大
きくなり、デバイスの最大有効電力利得が低下し高周波
特性を悪化させる問題が生じる。
【００１５】また、図６（ａ）に示すように、ドレイン
電極側のフォトレジスト膜４の開口部側面４ａがゲート
電極形成用開口部の端からＤｂだけソース電極側に目ず
れが生じた場合、図６（ｂ）に示すように、ゲート電極
はΓ字型になるが、ゲート長が所望の値よりも短くな
り、所望の高周波特性が得られない問題点が生じる。さ
らに、ゲート電極形成用開口部内に第１の金属膜である
ＷＳｉ・ＴｉＮ・Ｐｔ膜の残渣が生じ、電極間リークが
生じてデバイス特性が劣化するという問題が起こる。
電極側のフォトレジスト膜４の開口部側面４ａがゲート
電極形成用開口部の端からＤｂだけソース電極側に目ず
れが生じた場合、図６（ｂ）に示すように、ゲート電極
はΓ字型になるが、ゲート長が所望の値よりも短くな
り、所望の高周波特性が得られない問題点が生じる。さ
らに、ゲート電極形成用開口部内に第１の金属膜である
ＷＳｉ・ＴｉＮ・Ｐｔ膜の残渣が生じ、電極間リークが
生じてデバイス特性が劣化するという問題が起こる。
【００１６】
【課題を解決するための手段】本発明の化合物半導体装
置の製造方法は、化合物半導体基板に設けた動作層の上
に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の
上に前記半導体基板および第１の絶縁膜に対して選択エ
ッチングが可能な第２の絶縁膜あるいは半絶縁性膜を形
成して選択的に順次エッチングし前記半導体基板の表面
を露出させゲート電極形成用の第１の開口部を形成する
工程と、前記第１の開口部に接続するソース電極側の前
記第２の絶縁膜あるいは半絶縁性膜を選択的にエッチン
グして前記第１の開口部の上部を共有する第２の開口部
を形成する工程と、前記第１および第２の開口部を含む
表面に前記半導体基板とショットキー接合を形成する第
１の金属膜を形成する工程と、全面に有機膜を塗布して
表面を平坦化した後エッチバックして前記第２の絶縁膜
あるいは半絶縁性膜の最上面の前記第１の金属膜を除去
する工程と、前記第１および第２の開口部内に残った前
記第１の金属膜をめっき電極として前記第１および第２
の開口部内に第２の金属膜を電気めっきして充填し頭部
がソース電極側に張り出したΓ字型のゲート電極を形成
する工程とを含んで構成される。
置の製造方法は、化合物半導体基板に設けた動作層の上
に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の
上に前記半導体基板および第１の絶縁膜に対して選択エ
ッチングが可能な第２の絶縁膜あるいは半絶縁性膜を形
成して選択的に順次エッチングし前記半導体基板の表面
を露出させゲート電極形成用の第１の開口部を形成する
工程と、前記第１の開口部に接続するソース電極側の前
記第２の絶縁膜あるいは半絶縁性膜を選択的にエッチン
グして前記第１の開口部の上部を共有する第２の開口部
を形成する工程と、前記第１および第２の開口部を含む
表面に前記半導体基板とショットキー接合を形成する第
１の金属膜を形成する工程と、全面に有機膜を塗布して
表面を平坦化した後エッチバックして前記第２の絶縁膜
あるいは半絶縁性膜の最上面の前記第１の金属膜を除去
する工程と、前記第１および第２の開口部内に残った前
記第１の金属膜をめっき電極として前記第１および第２
の開口部内に第２の金属膜を電気めっきして充填し頭部
がソース電極側に張り出したΓ字型のゲート電極を形成
する工程とを含んで構成される。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１は本発明の一実施例を説明するための
工程順に示した半導体チップの断面図である。
工程順に示した半導体チップの断面図である。
【００１９】まず、図１（ａ）に示すように、活性層が
形成されたＧａＡｓ基板１上にＬＰＣＶＤ法により厚さ
４００ｎｍの酸化シリコン膜２を成膜し、酸化シリコン
膜２の上にアモルファスシリコン（以下α−Ｓｉ膜と記
す）３を２００〜３００ｎｍの厚さに成膜する。なお、
酸化シリコン膜２及びＧａＡｓ基板１に対して選択エッ
チングが可能であり、低温（５００℃未満）で成膜でき
る膜としてα−Ｓｉ膜以外に窒化シリコン（ＳｉＮ）膜
等が使用できる。
形成されたＧａＡｓ基板１上にＬＰＣＶＤ法により厚さ
４００ｎｍの酸化シリコン膜２を成膜し、酸化シリコン
膜２の上にアモルファスシリコン（以下α−Ｓｉ膜と記
す）３を２００〜３００ｎｍの厚さに成膜する。なお、
酸化シリコン膜２及びＧａＡｓ基板１に対して選択エッ
チングが可能であり、低温（５００℃未満）で成膜でき
る膜としてα−Ｓｉ膜以外に窒化シリコン（ＳｉＮ）膜
等が使用できる。
【００２０】次に、α−Ｓｉ膜３の上に選択的に形成し
た第１のフォトレジスト膜（図示せず）を用い、まず、
Ｃｌ2 ／ＳＦ6 ガスを用いたＲＩＥによりα−Ｓｉ膜３
をドライエッチングし、さらに、ＣＨＦ3 ／ＣＦ4 ガス
を用いたＲＩＥにより酸化シリコン膜２をドライエッチ
ングしてゲート開口部５を形成する。
た第１のフォトレジスト膜（図示せず）を用い、まず、
Ｃｌ2 ／ＳＦ6 ガスを用いたＲＩＥによりα−Ｓｉ膜３
をドライエッチングし、さらに、ＣＨＦ3 ／ＣＦ4 ガス
を用いたＲＩＥにより酸化シリコン膜２をドライエッチ
ングしてゲート開口部５を形成する。
【００２１】次に、第１のフォトレジスト膜を剥離した
後、第２のフォトレジスト膜４をリソグラフィー技術を
用いて形成する。このとき、ドレイン電極側のフォトレ
ジスト膜４の側面４ａはゲート開口部５内かまたはゲー
ト開口部５の側壁に接するように配置され、かつソース
電極側のフォトレジスト膜４の側面４ｂはゲート開口部
５の端からソース電極側に０．２〜１．０μｍ離れたと
ころに配置されるように目合わせする。つまり、ドレイ
ン電極側のフォトレジスト膜４の側面４ａはゲート開口
部５内のどこにあっても構わない。例えば、化合物半導
体のトランジスタのゲート長は、通常０．５μｍ以上あ
るので、この場合の目合マージンは少なくとも０．５μ
ｍである。
後、第２のフォトレジスト膜４をリソグラフィー技術を
用いて形成する。このとき、ドレイン電極側のフォトレ
ジスト膜４の側面４ａはゲート開口部５内かまたはゲー
ト開口部５の側壁に接するように配置され、かつソース
電極側のフォトレジスト膜４の側面４ｂはゲート開口部
５の端からソース電極側に０．２〜１．０μｍ離れたと
ころに配置されるように目合わせする。つまり、ドレイ
ン電極側のフォトレジスト膜４の側面４ａはゲート開口
部５内のどこにあっても構わない。例えば、化合物半導
体のトランジスタのゲート長は、通常０．５μｍ以上あ
るので、この場合の目合マージンは少なくとも０．５μ
ｍである。
【００２２】次に、図１（ｂ）に示すように、フォトレ
ジスト膜４をマスクとしてα−Ｓｉ膜３をＳＦ6 ガス単
独または、Ｓｌ2 ／ＳＦ6 ガスを用いてドライエッチン
グして、開口部を形成する。この時、ＳＦ6 ガスの比率
を小さくするとＧａＡｓ基板１がエッチングされてしま
うため、ＳＦ6 ガスの比率を５０％以上にすることが必
要である。次に、フォトレジスト膜４を剥離した後、全
面に第１の金属膜であるタングステンシリサイド（ＷＳ
ｉ）膜，窒化チタン（ＴｉＮ）膜及び白金（Ｐｔ）膜
を、蒸着法またはスパッタ法にて順次積層成膜して、Ｗ
Ｓｉ・ＴｉＮ・Ｐｔ膜６を形成する。
ジスト膜４をマスクとしてα−Ｓｉ膜３をＳＦ6 ガス単
独または、Ｓｌ2 ／ＳＦ6 ガスを用いてドライエッチン
グして、開口部を形成する。この時、ＳＦ6 ガスの比率
を小さくするとＧａＡｓ基板１がエッチングされてしま
うため、ＳＦ6 ガスの比率を５０％以上にすることが必
要である。次に、フォトレジスト膜４を剥離した後、全
面に第１の金属膜であるタングステンシリサイド（ＷＳ
ｉ）膜，窒化チタン（ＴｉＮ）膜及び白金（Ｐｔ）膜
を、蒸着法またはスパッタ法にて順次積層成膜して、Ｗ
Ｓｉ・ＴｉＮ・Ｐｔ膜６を形成する。
【００２３】次に図１（ｃ）に示すように、全面にレジ
スト膜７を塗布して開口部内を充填し表面を平坦化す
る。
スト膜７を塗布して開口部内を充填し表面を平坦化す
る。
【００２４】次に、図１（ｄ）に示すように、全面をエ
ッチバックして、α−Ｓｉ膜３が完全に露出するまでエ
ッチング最上面のＷＳｉ・ＴｉＮ・Ｐｔ膜６を除く。こ
のときのエッチング法としては、ＳＦ6 ガスを用いたＲ
ＩＥまたは、イオンミリングがよい。次にレジスト膜７
を剥離する。
ッチバックして、α−Ｓｉ膜３が完全に露出するまでエ
ッチング最上面のＷＳｉ・ＴｉＮ・Ｐｔ膜６を除く。こ
のときのエッチング法としては、ＳＦ6 ガスを用いたＲ
ＩＥまたは、イオンミリングがよい。次にレジスト膜７
を剥離する。
【００２５】次に、図１（ｅ）に示すようにＷＳｉ・Ｔ
ｉＮ・Ｐｔ膜６をめっきパスとして金（Ａｕ）膜を電気
めっきしてΓ字型ゲート電極８を形成する。次に、ＳＦ
6 ガスを用いて全面をドライエッチングして、α−Ｓｉ
膜３を選択除去する。このエッチングの際、イオンエネ
ルギーバイアスの印加をできるだけ小さくすることによ
り、ゲート電極８及び酸化シリコン膜２をほとんどエッ
チングせずに、α−Ｓｉ膜３を除去することができる。
ｉＮ・Ｐｔ膜６をめっきパスとして金（Ａｕ）膜を電気
めっきしてΓ字型ゲート電極８を形成する。次に、ＳＦ
6 ガスを用いて全面をドライエッチングして、α−Ｓｉ
膜３を選択除去する。このエッチングの際、イオンエネ
ルギーバイアスの印加をできるだけ小さくすることによ
り、ゲート電極８及び酸化シリコン膜２をほとんどエッ
チングせずに、α−Ｓｉ膜３を除去することができる。
【００２６】次に、図２に示すように、ソース電極及び
ドレイン電極を形成する領域の酸化シリコン膜２を選択
的に除去し、ＧａＡｓ基板１の上に選択的にソース電極
９およびドレイン電極１０を形成してソース電極側にの
み“ひさし”が張り出したΓ字型ゲート電極を有する半
導体装置を形成する。
ドレイン電極を形成する領域の酸化シリコン膜２を選択
的に除去し、ＧａＡｓ基板１の上に選択的にソース電極
９およびドレイン電極１０を形成してソース電極側にの
み“ひさし”が張り出したΓ字型ゲート電極を有する半
導体装置を形成する。
【００２７】
【発明の効果】以上説明したように本発明は、ドレイン
側の張り出しを無くしてソース側にのみ張り出した“ひ
さし”を有するΓ字型ゲート電極の目合わせマージンを
増加させた状態でも高精度に形成することが可能とな
り、ゲート・ドレイン間の寄生容量ＣGD2 を小さくし
て、ゲート・ドレイン間容量Ｃgdを低減させることがで
き、デバイスの最大有効電力利得および高周波特性を向
上させることができるという効果を有する。
側の張り出しを無くしてソース側にのみ張り出した“ひ
さし”を有するΓ字型ゲート電極の目合わせマージンを
増加させた状態でも高精度に形成することが可能とな
り、ゲート・ドレイン間の寄生容量ＣGD2 を小さくし
て、ゲート・ドレイン間容量Ｃgdを低減させることがで
き、デバイスの最大有効電力利得および高周波特性を向
上させることができるという効果を有する。
【００２８】例えば、キャリア濃度が１×１０17ｃ
ｍ-3、厚さが１００ｎｍの活性層上にゲート長Ｌｇが
０．５μｍ、ゲート幅が３００μｍ、ゲート電極の頭部
の長さ１．０μｍのゲート電極を有する半導体装置にお
いて、ゲート電極の形状がＴ字型の場合には、ゲート・
ドレイン間の寄生容量ＣGD2 は膜０．０２ｐＦ、真性容
量ＣGD1 は約０．０４ｐＦであり、ゲート・ソース間の
寄生容量ＣGS2 は約０．０２ｐＦ、真性容量ＣGS1 は約
０．４ｐＦである。一方、ソース電極側にのみ“ひさ
し”が張り出したΓ字型ゲート電極の場合には、ゲート
・ドレイン間の寄生容量ＣGD2 は０．０１ｐＦ未満、ゲ
ート・ソース間の寄生容量ＣGS2 は約０．０４ｐＦにな
る。つまり、Γ字型ゲート電極にすることにより、ゲー
ト・ソース間の容量ＣGSはほとんど増加しないのに対
し、真ゲート・ドレイン間の容量ＣGDは２／３に低減し
ている。これにより、最大有効電力利得は１．５〜２ｄ
Ｂ向上した。
ｍ-3、厚さが１００ｎｍの活性層上にゲート長Ｌｇが
０．５μｍ、ゲート幅が３００μｍ、ゲート電極の頭部
の長さ１．０μｍのゲート電極を有する半導体装置にお
いて、ゲート電極の形状がＴ字型の場合には、ゲート・
ドレイン間の寄生容量ＣGD2 は膜０．０２ｐＦ、真性容
量ＣGD1 は約０．０４ｐＦであり、ゲート・ソース間の
寄生容量ＣGS2 は約０．０２ｐＦ、真性容量ＣGS1 は約
０．４ｐＦである。一方、ソース電極側にのみ“ひさ
し”が張り出したΓ字型ゲート電極の場合には、ゲート
・ドレイン間の寄生容量ＣGD2 は０．０１ｐＦ未満、ゲ
ート・ソース間の寄生容量ＣGS2 は約０．０４ｐＦにな
る。つまり、Γ字型ゲート電極にすることにより、ゲー
ト・ソース間の容量ＣGSはほとんど増加しないのに対
し、真ゲート・ドレイン間の容量ＣGDは２／３に低減し
ている。これにより、最大有効電力利得は１．５〜２ｄ
Ｂ向上した。
【００２９】
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図３】従来の化合物半導体装置の一例を示す断面図。
【図４】従来の化合物半導体装置の製造方法を説明する
ための工程順に示した断面図。
ための工程順に示した断面図。
【図５】従来の化合物半導体装置の製造方法の問題点を
説明するための工程順に示した半導体チップの断面図。
説明するための工程順に示した半導体チップの断面図。
【図６】従来の化合物半導体装置の製造方法の問題点を
説明するための工程順に示した半導体チップの断面図。
説明するための工程順に示した半導体チップの断面図。
１ ＧａＡｓ基板 ２ 酸化シリコン膜 ３ α−Ｓｉ膜 ４ フォトレジスト膜 ４ａ，４ｂ 側面 ５ 開口部 ６ ＷＳｉ・ＴｉＮ・Ｐｔ膜 ７ レジスト膜 ８ ゲート電極 ９ ソース電極 １０ ドレイン電極
Claims (1)
- 【請求項１】 化合物半導体基板に設けた動作層の上に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上
に前記半導体基板および第１の絶縁膜に対して選択エッ
チングが可能な第２の絶縁膜あるいは半絶縁性膜を形成
して選択的に順次エッチングし前記半導体基板の表面を
露出させゲート電極形成用の第１の開口部を形成する工
程と、前記第１の開口部に接続するソース電極側の前記
第２の絶縁膜あるいは半絶縁性膜を選択的にエッチング
して前記第１の開口部の上部を共有する第２の開口部を
形成する工程と、前記第１および第２の開口部を含む表
面に前記半導体基板とショットキー接合を形成する第１
の金属膜を形成する工程と、全面に有機膜を塗布して表
面を平坦化した後エッチバックして前記第２の絶縁膜あ
るいは半絶縁性膜の最上面の前記第１の金属膜を除去す
る工程と、前記第１および第２の開口部内に残った前記
第１の金属膜をめっき電極として前記第１および第２の
開口部内に第２の金属膜を電気めっきして充填し頭部が
ソース電極側に張り出したΓ字型のゲート電極を形成す
る工程とを含むことを特徴とする化合物半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221565A JP2560993B2 (ja) | 1993-09-07 | 1993-09-07 | 化合物半導体装置の製造方法 |
| KR1019940022395A KR0140950B1 (ko) | 1993-09-07 | 1994-09-06 | 화합물반도체장치의 제조방법 |
| US08/301,586 US5432126A (en) | 1993-09-07 | 1994-09-07 | Fabrication process of compound semiconductor device comprising L-shaped gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221565A JP2560993B2 (ja) | 1993-09-07 | 1993-09-07 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778835A true JPH0778835A (ja) | 1995-03-20 |
| JP2560993B2 JP2560993B2 (ja) | 1996-12-04 |
Family
ID=16768728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221565A Expired - Fee Related JP2560993B2 (ja) | 1993-09-07 | 1993-09-07 | 化合物半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5432126A (ja) |
| JP (1) | JP2560993B2 (ja) |
| KR (1) | KR0140950B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773334A (en) * | 1994-09-26 | 1998-06-30 | Toyota Jidosha Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US5484747A (en) * | 1995-05-25 | 1996-01-16 | United Microelectronics Corporation | Selective metal wiring and plug process |
| US5688704A (en) * | 1995-11-30 | 1997-11-18 | Lucent Technologies Inc. | Integrated circuit fabrication |
| KR100203896B1 (ko) * | 1995-12-15 | 1999-06-15 | 김영환 | 게이트 전극 형성방법 |
| JPH09246285A (ja) * | 1996-03-08 | 1997-09-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2964981B2 (ja) * | 1997-03-14 | 1999-10-18 | 日本電気株式会社 | 半導体装置 |
| US6159781A (en) * | 1998-10-01 | 2000-12-12 | Chartered Semiconductor Manufacturing, Ltd. | Way to fabricate the self-aligned T-shape gate to reduce gate resistivity |
| JP4093395B2 (ja) * | 2001-08-03 | 2008-06-04 | 富士通株式会社 | 半導体装置とその製造方法 |
| US7274076B2 (en) | 2003-10-20 | 2007-09-25 | Micron Technology, Inc. | Threshold voltage adjustment for long channel transistors |
| US7045404B2 (en) * | 2004-01-16 | 2006-05-16 | Cree, Inc. | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof |
| US9418846B1 (en) | 2015-02-27 | 2016-08-16 | International Business Machines Corporation | Selective dopant junction for a group III-V semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536942A (en) * | 1982-12-09 | 1985-08-27 | Cornell Research Foundation, Inc. | Fabrication of T-shaped metal lines for semiconductor devices |
| US4551905A (en) * | 1982-12-09 | 1985-11-12 | Cornell Research Foundation, Inc. | Fabrication of metal lines for semiconductor devices |
| US4599790A (en) * | 1985-01-30 | 1986-07-15 | Texas Instruments Incorporated | Process for forming a T-shaped gate structure |
| KR910005400B1 (ko) * | 1988-09-05 | 1991-07-29 | 재단법인 한국전자통신연구소 | 다층레지스트를 이용한 자기정합형 갈륨비소 전계효과트랜지스터의 제조방법 |
| US5053348A (en) * | 1989-12-01 | 1991-10-01 | Hughes Aircraft Company | Fabrication of self-aligned, t-gate hemt |
| EP0592064B1 (en) * | 1992-08-19 | 1998-09-23 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a field effect transistor |
| US5304511A (en) * | 1992-09-29 | 1994-04-19 | Mitsubishi Denki Kabushiki Kaisha | Production method of T-shaped gate electrode in semiconductor device |
-
1993
- 1993-09-07 JP JP5221565A patent/JP2560993B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-06 KR KR1019940022395A patent/KR0140950B1/ko not_active IP Right Cessation
- 1994-09-07 US US08/301,586 patent/US5432126A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560993B2 (ja) | 1996-12-04 |
| US5432126A (en) | 1995-07-11 |
| KR0140950B1 (ko) | 1998-07-15 |
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