JP2964981B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 238000007747 plating Methods 0.000 description 27
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 15
- 239000010931 gold Substances 0.000 description 15
- 229910052737 gold Inorganic materials 0.000 description 15
- 238000000034 method Methods 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000002500 effect on skin Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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-
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高周波用半導体装置に用いて好適な配線形状を
備えた半導体装置に関する。
し、特に高周波用半導体装置に用いて好適な配線形状を
備えた半導体装置に関する。
【０００２】
【従来の技術】近年、ＧａＡｓ集積回路に代表されるよ
うな高周波用集積回路では、数ＧＨｚ〜１００ＧＨｚま
での広い範囲にわたって開発が進んでいる。ここで、集
積回路のマイクロストリップラインである配線（図４
（ａ）参照）においては、高周波化に伴い表皮効果によ
る抵抗の増大による伝送損失が問題となる。なお図４
（ａ）において、１２は絶縁膜、１３はメッキ給電層、
１５は金メッキを示している。
うな高周波用集積回路では、数ＧＨｚ〜１００ＧＨｚま
での広い範囲にわたって開発が進んでいる。ここで、集
積回路のマイクロストリップラインである配線（図４
（ａ）参照）においては、高周波化に伴い表皮効果によ
る抵抗の増大による伝送損失が問題となる。なお図４
（ａ）において、１２は絶縁膜、１３はメッキ給電層、
１５は金メッキを示している。
【０００３】この表皮効果による抵抗の増大を低減する
ためには、配線の表面積を増加させることが考えられ、
各種方法が従来より知られている。
ためには、配線の表面積を増加させることが考えられ、
各種方法が従来より知られている。
【０００４】例えば図４（ｂ）に示すように、配線膜厚
を厚くする方法や、図４（ｃ）に示すように、配線の厚
膜化を図るとともに、断面形状をＵ字形（すなわち配線
端部を基板に垂直方向に厚くしたＵ字形）とした配線が
ある。このＵ字形の配線については、例えば文献（１９
９２年電子情報通信学会秋季大会論文集Ｃ−８２、「Ｍ
ＭＩＣ用Ｕ字形配線の製作」、平野その他）の記載が参
照される。
を厚くする方法や、図４（ｃ）に示すように、配線の厚
膜化を図るとともに、断面形状をＵ字形（すなわち配線
端部を基板に垂直方向に厚くしたＵ字形）とした配線が
ある。このＵ字形の配線については、例えば文献（１９
９２年電子情報通信学会秋季大会論文集Ｃ−８２、「Ｍ
ＭＩＣ用Ｕ字形配線の製作」、平野その他）の記載が参
照される。
【０００５】さらに、例えば特開平５−１０９７０８号
公報には、図４（ｄ）に示すように、矩形配線の内部に
絶縁膜１６を埋め込んだ同軸線のような形状が提案され
ている。上記公報には、断面形状において、絶縁膜１６
の周囲を主要配線材料である金属導体１５が完全に取り
囲んで構成された配線を含み、配線を構成する導体の表
面が外側の絶縁膜にだけでなく内部に埋め込まれた絶縁
膜１６との境界面にも存在するため、高周波動作させた
ときでも、表皮効果の影響が抑えられ配線抵抗の見かけ
上の増加を抑えるようにした配線系が記載されている。
公報には、図４（ｄ）に示すように、矩形配線の内部に
絶縁膜１６を埋め込んだ同軸線のような形状が提案され
ている。上記公報には、断面形状において、絶縁膜１６
の周囲を主要配線材料である金属導体１５が完全に取り
囲んで構成された配線を含み、配線を構成する導体の表
面が外側の絶縁膜にだけでなく内部に埋め込まれた絶縁
膜１６との境界面にも存在するため、高周波動作させた
ときでも、表皮効果の影響が抑えられ配線抵抗の見かけ
上の増加を抑えるようにした配線系が記載されている。
【０００６】これらは、配線の表面積を増大させること
で、配線抵抗の増加を抑制する効果が得るようにしたも
のである。
で、配線抵抗の増加を抑制する効果が得るようにしたも
のである。
【０００７】
【発明が解決しようとする課題】しかしながら、集積回
路の高集積化やチップコスト低減のためのチップ面積の
縮小という点を考えた場合、最も有効な手段として、配
線幅や配線間隔の縮小が行われる、ことになる。この
時、例えば図４（ｂ）や図４（ｃ）に示したような厚膜
配線では、配線間隔が小さくなる上に、隣り合う配線側
部の面積が増えるため、図４（ａ）に示した通常の配線
を用いた場合と較べて、配線間容量が増大する。
路の高集積化やチップコスト低減のためのチップ面積の
縮小という点を考えた場合、最も有効な手段として、配
線幅や配線間隔の縮小が行われる、ことになる。この
時、例えば図４（ｂ）や図４（ｃ）に示したような厚膜
配線では、配線間隔が小さくなる上に、隣り合う配線側
部の面積が増えるため、図４（ａ）に示した通常の配線
を用いた場合と較べて、配線間容量が増大する。
【０００８】例えば、図４（ａ）の配線形状において、
配線膜厚が２μｍ、配線幅を１０μｍ、配線間隔を１０
μｍとし、図４（ｃ）のＵ字型配線断面形状において、
配線膜厚を２倍の４μｍとし、配線幅、配線間隔をそれ
ぞれ５μｍとした場合には、配線表面積は２．８倍にな
り、表皮効果による配線抵抗は、約３０％程度抑制され
るが、２本の配線間容量は、１００μｍあたり２０μＦ
から４０μＦと、４倍になる。
配線膜厚が２μｍ、配線幅を１０μｍ、配線間隔を１０
μｍとし、図４（ｃ）のＵ字型配線断面形状において、
配線膜厚を２倍の４μｍとし、配線幅、配線間隔をそれ
ぞれ５μｍとした場合には、配線表面積は２．８倍にな
り、表皮効果による配線抵抗は、約３０％程度抑制され
るが、２本の配線間容量は、１００μｍあたり２０μＦ
から４０μＦと、４倍になる。
【０００９】このようなマイクロストリップを高周波用
集積回路の受動素子であるスパイラルインダクタンスに
適応した場合には、配線長が変わらないため、インダク
タンスはほぼ同じであるが、共振周波数ｆは、次式
（１）に示すように、配線間容量Ｃの増加により小さく
なるため、スパイラルインダクタンスの使用周波数の帯
域が低くなり、集積回路の動作上問題になってくる。
集積回路の受動素子であるスパイラルインダクタンスに
適応した場合には、配線長が変わらないため、インダク
タンスはほぼ同じであるが、共振周波数ｆは、次式
（１）に示すように、配線間容量Ｃの増加により小さく
なるため、スパイラルインダクタンスの使用周波数の帯
域が低くなり、集積回路の動作上問題になってくる。
【００１０】
【数１】
【００１１】したがって、本発明は、上記従来技術の問
題点に鑑みてなされたものであって、その目的は、高周
波用半導体装置の配線において配線断面形状を配線の表
面積を増加させると共に配線間容量の増加を抑制するよ
うにした半導体装置を提供することにある。
題点に鑑みてなされたものであって、その目的は、高周
波用半導体装置の配線において配線断面形状を配線の表
面積を増加させると共に配線間容量の増加を抑制するよ
うにした半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、その概略を述べれば、配線側部の一部を
開放した断面形状にすることで、配線間容量を増大させ
ることなく、配線の表面積を増加させることができるよ
うな構造としたものである。
め、本発明は、その概略を述べれば、配線側部の一部を
開放した断面形状にすることで、配線間容量を増大させ
ることなく、配線の表面積を増加させることができるよ
うな構造としたものである。
【００１３】本発明は、好ましくは、能動素子等が形成
されている半導体基板上の絶縁膜上に形成された配線に
おいて、前記配線の断面形状が、該配線の側部の一方向
が開放され、該配線の内部が中空になっている、ことを
特徴とする。
されている半導体基板上の絶縁膜上に形成された配線に
おいて、前記配線の断面形状が、該配線の側部の一方向
が開放され、該配線の内部が中空になっている、ことを
特徴とする。
【００１４】また、本発明は、隣り合う配線の側部が同
一方向に開放されている、ことを特徴とする。
一方向に開放されている、ことを特徴とする。
【００１５】さらに、本発明においては、隣り合う配線
の互いに対向する側部が開放されている、ことを特徴と
する。
の互いに対向する側部が開放されている、ことを特徴と
する。
【００１６】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置においては、その好ま
しい実施の形態において、配線材料を構成する金属導体
が、断面形状において、両側部のうち一方の側部が配線
の長手方向に沿って開放されており、他方の側部は絶縁
膜上において足部とされてアーム部を片持ち支持する逆
Ｌ字型形状の配線を含む配線系を備えたことを特徴とす
る。
に説明する。本発明の半導体装置においては、その好ま
しい実施の形態において、配線材料を構成する金属導体
が、断面形状において、両側部のうち一方の側部が配線
の長手方向に沿って開放されており、他方の側部は絶縁
膜上において足部とされてアーム部を片持ち支持する逆
Ｌ字型形状の配線を含む配線系を備えたことを特徴とす
る。
【００１７】より詳細には、本発明は、その好ましい実
施の形態において、半導体基板（図１の１１）上に成膜
された絶縁膜（図１の１２）上にメッキ給電層（図１の
１３）を成膜し、第１のフォトレジスト（図１の１４−
１）をマスクに金メッキ（図１の１５）を施し、この金
メッキ上に塗布した第２のフォトレジスト（図１の１４
−２）をマスクにドライエッチング法で配線部分以外の
金メッキ及びメッキ給電層をエッチングし、第１、第２
のフォトレジスト１４を除去し、上記工程により、断面
形状が逆“Ｌ”の字状に金メッキ配線側部の同一方向が
開放された配線を形成する、ようにしたものである。
施の形態において、半導体基板（図１の１１）上に成膜
された絶縁膜（図１の１２）上にメッキ給電層（図１の
１３）を成膜し、第１のフォトレジスト（図１の１４−
１）をマスクに金メッキ（図１の１５）を施し、この金
メッキ上に塗布した第２のフォトレジスト（図１の１４
−２）をマスクにドライエッチング法で配線部分以外の
金メッキ及びメッキ給電層をエッチングし、第１、第２
のフォトレジスト１４を除去し、上記工程により、断面
形状が逆“Ｌ”の字状に金メッキ配線側部の同一方向が
開放された配線を形成する、ようにしたものである。
【００１８】本発明の実施の形態において、隣り合う配
線側部の間隔は、配線間隔（Ｓ）と配線幅（Ｌ）の和
（Ｌ＋Ｓ）となる。これに対して、従来の配線形状（図
４（ａ）参照）の隣り合う配線側部の間隔は配線間隔
（Ｓ）とされ、本発明の実施の形態は、従来の配線系と
較べて、配線側部の間隔は、配線幅（Ｌ）分大とされ、
その分、配線間容量も小さくなる（なお、配線間容量は
基本的に、隣り合う配線側部の面積に比例し、配線側部
間隔の寸法に反比例する）。
線側部の間隔は、配線間隔（Ｓ）と配線幅（Ｌ）の和
（Ｌ＋Ｓ）となる。これに対して、従来の配線形状（図
４（ａ）参照）の隣り合う配線側部の間隔は配線間隔
（Ｓ）とされ、本発明の実施の形態は、従来の配線系と
較べて、配線側部の間隔は、配線幅（Ｌ）分大とされ、
その分、配線間容量も小さくなる（なお、配線間容量は
基本的に、隣り合う配線側部の面積に比例し、配線側部
間隔の寸法に反比例する）。
【００１９】なお、本発明の実施の形態においては、配
線の開放端同士が互いに隣り合う配線間で対向するよう
な構成としてもよい。
線の開放端同士が互いに隣り合う配線間で対向するよう
な構成としてもよい。
【００２０】
【実施例】本発明の実施例について添付図面を参照して
以下に説明する。図１は、本発明に係る半導体装置の第
１の実施例を製造工程順に示した工程断面図である。
以下に説明する。図１は、本発明に係る半導体装置の第
１の実施例を製造工程順に示した工程断面図である。
【００２１】まず、半導体基板１１上に成膜された絶縁
膜１２上に、スパッタリング法などの方法で、メッキ給
電層１３を成膜する（図１（ａ）参照）。
膜１２上に、スパッタリング法などの方法で、メッキ給
電層１３を成膜する（図１（ａ）参照）。
【００２２】次に、このメッキ給電層１３上に、フォト
レジスト１４−１を塗布し、公知のリソグラフィ技術を
用いて、露光、現像を行い、所望のパターンを形成する
（図１（ｂ）参照）。
レジスト１４−１を塗布し、公知のリソグラフィ技術を
用いて、露光、現像を行い、所望のパターンを形成する
（図１（ｂ）参照）。
【００２３】この後、電解または無電解メッキ法などに
より、厚さ３００ｎｍ程度の金メッキ１５を施し、配線
部分を形成する（図１（ｃ）参照）。
より、厚さ３００ｎｍ程度の金メッキ１５を施し、配線
部分を形成する（図１（ｃ）参照）。
【００２４】引き続き、この金メッキ１５上にフォトレ
ジスト１４−２を塗布し、公知のリソグラフィ技術によ
り露光、現像を行い、所望のパターンを形成する（図１
（ｄ）参照）。
ジスト１４−２を塗布し、公知のリソグラフィ技術によ
り露光、現像を行い、所望のパターンを形成する（図１
（ｄ）参照）。
【００２５】この後、イオンミリング等のエッチング技
術で配線部分以外の金メッキ１５及びメッキ給電層１３
をエッチング除去し、フォトレジスト１４−１、１４−
２を剥離して、金メッキ１５の断面形状が逆“Ｌ”の字
形状のように（すなわち、メッキ給電層１３と金メッキ
１５とを併わせてコの字形状に）、配線側部の同一方向
が開放された配線を形成する（図１（ｅ）参照）。
術で配線部分以外の金メッキ１５及びメッキ給電層１３
をエッチング除去し、フォトレジスト１４−１、１４−
２を剥離して、金メッキ１５の断面形状が逆“Ｌ”の字
形状のように（すなわち、メッキ給電層１３と金メッキ
１５とを併わせてコの字形状に）、配線側部の同一方向
が開放された配線を形成する（図１（ｅ）参照）。
【００２６】このようにして形成された配線では、隣り
合う配線側部の間隔は、配線間隔（Ｓ）と配線幅（Ｌ）
の和となるため、従来の配線形状（図４（ａ）参照）に
比べ、配線幅分の距離を持つことになり（すなわち隣り
合う配線側部の間隔は、配線幅分の距離だけ従来の配線
の配線側部の間隔より大）、その分、配線間容量も小さ
くなる。
合う配線側部の間隔は、配線間隔（Ｓ）と配線幅（Ｌ）
の和となるため、従来の配線形状（図４（ａ）参照）に
比べ、配線幅分の距離を持つことになり（すなわち隣り
合う配線側部の間隔は、配線幅分の距離だけ従来の配線
の配線側部の間隔より大）、その分、配線間容量も小さ
くなる。
【００２７】図２は、本発明の一実施例を用いて作成し
たスパイラルインダクタの平面図である。図２におい
て、金メッキ１５の断面形状は、図１（ｅ）に示したよ
うな、配線側部の同一方向が開放された逆“Ｌ”の字型
形状とされている。
たスパイラルインダクタの平面図である。図２におい
て、金メッキ１５の断面形状は、図１（ｅ）に示したよ
うな、配線側部の同一方向が開放された逆“Ｌ”の字型
形状とされている。
【００２８】図２に示した本実施例のスパイラルインダ
クタでは、同じ配線間隔、配線幅の従来の断面形状が矩
形配線（図４（ａ）参照）の場合に比べ、共振周波数
は、約２倍程度高くなる。
クタでは、同じ配線間隔、配線幅の従来の断面形状が矩
形配線（図４（ａ）参照）の場合に比べ、共振周波数
は、約２倍程度高くなる。
【００２９】次に、本発明に係る半導体装置の第２の実
施例について説明する。図３は、本発明の第２の実施例
の半導体装置について製造工程順に断面を示した工程断
面図である。
施例について説明する。図３は、本発明の第２の実施例
の半導体装置について製造工程順に断面を示した工程断
面図である。
【００３０】まず、半導体基板１１上に成膜された絶縁
膜１２上に、スパッタリング法などの方法でメッキ給電
層１３を成膜する（図３（ａ）参照）。
膜１２上に、スパッタリング法などの方法でメッキ給電
層１３を成膜する（図３（ａ）参照）。
【００３１】次に、このメッキ給電層１３上に、フォト
レジスト１４−１を塗布し、公知のリソグラフィ技術を
用いて露光、現像を行い、所望のパターンを形成する
（図３（ｂ）参照）。
レジスト１４−１を塗布し、公知のリソグラフィ技術を
用いて露光、現像を行い、所望のパターンを形成する
（図３（ｂ）参照）。
【００３２】この後、電解または無電解メッキ法などに
より厚さ３００ｎｍ程度の金メッキ１５を施し、配線部
分を形成する（図３（ｃ）参照）。
より厚さ３００ｎｍ程度の金メッキ１５を施し、配線部
分を形成する（図３（ｃ）参照）。
【００３３】引き続き、この金メッキ１５上にフォトレ
ジスト１４−２を塗布し、公知のリソグラフィ技術によ
り露光、現像を行い、所望のパターンを形成する（図３
（ｄ）参照）。
ジスト１４−２を塗布し、公知のリソグラフィ技術によ
り露光、現像を行い、所望のパターンを形成する（図３
（ｄ）参照）。
【００３４】この後、イオンミリング等のエッチング技
術で配線部分以外の金メッキ１５及びメッキ給電層１３
をエッチングし、フォトレジスト１４−１、１４−２を
剥離して、金メッキ１５の断面形状が逆“Ｌ”の字のよ
うに（メッキ給電層１３と併わせてコの字形状）、配線
側部の逆方向が開放された配線を形成する（図３（ｅ）
参照）。
術で配線部分以外の金メッキ１５及びメッキ給電層１３
をエッチングし、フォトレジスト１４−１、１４−２を
剥離して、金メッキ１５の断面形状が逆“Ｌ”の字のよ
うに（メッキ給電層１３と併わせてコの字形状）、配線
側部の逆方向が開放された配線を形成する（図３（ｅ）
参照）。
【００３５】このようにして形成された配線では、隣り
合う配線側部の間隔は、配線幅（Ｌ）の２倍と配線間隔
（Ｓ）の和（＝２Ｌ＋Ｓ）となるため、上記第１の実施
例以上に、更に、配線幅（Ｌ）分距離を持つことにな
り、その分、配線間容量も更に小さくなる。このため、
特に伝送損失を小さくしなければならない信号線を並列
に配置する場合に有効になる。
合う配線側部の間隔は、配線幅（Ｌ）の２倍と配線間隔
（Ｓ）の和（＝２Ｌ＋Ｓ）となるため、上記第１の実施
例以上に、更に、配線幅（Ｌ）分距離を持つことにな
り、その分、配線間容量も更に小さくなる。このため、
特に伝送損失を小さくしなければならない信号線を並列
に配置する場合に有効になる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
高周波用集積回路において配線断面形状を配線側部の一
方向を開放したことで、配線の表面積を大きくでき、表
皮効果による抵抗の増大を抑止低減すると共に、配線幅
や配線間隔の微細化に伴う、配線間容量の増加を抑制す
ることができる、という効果を奏する。
高周波用集積回路において配線断面形状を配線側部の一
方向を開放したことで、配線の表面積を大きくでき、表
皮効果による抵抗の増大を抑止低減すると共に、配線幅
や配線間隔の微細化に伴う、配線間容量の増加を抑制す
ることができる、という効果を奏する。
【００３７】また、このような配線をスパイラルインダ
クタに用いた場合には、共振周波数の低下を防ぐことが
できる、という効果奏する。
クタに用いた場合には、共振周波数の低下を防ぐことが
できる、という効果奏する。
【図１】本発明の第１の実施例の工程断面図である。
【図２】本発明の第１の実施例のスパイラルインダクタ
の平面図である。
の平面図である。
【図３】本発明の第２の実施例の工程断面図である。
【図４】従来の各種配線の断面を示す図である。
１１ 半導体基板 １２ 絶縁膜 １３ メッキ給電層 １４−１、１４−２ フォトレジスト １５ 金メッキ ２１ 下層配線
Claims (6)
- 【請求項１】能動素子等が形成されている半導体基板上
の絶縁膜上に形成された配線において、 前記配線の断面形状が、該配線の側部の一方向が開放さ
れ、該配線の内部が中空になっている、ことを特徴とす
る半導体装置。 - 【請求項２】配線材料を構成する金属導体が断面形状に
おいて、両側部のうち一方の側部が開放されており、他
方の側部は絶縁膜上において足部とされてアーム部を片
持ち支持する逆Ｌ字型形状とされた配線を含む配線系を
備えたことを特徴とする半導体装置。 - 【請求項３】前記絶縁膜上に形成された給電層が、前記
足部と当接し、前記アーム部と対向して、断面形状がコ
の字状とされた配線を含む配線系を備えたことを特徴と
する請求項２記載の半導体装置。 - 【請求項４】隣り合う配線の側部が同一方向に開放され
ている、ことを特徴とする請求項１から３のいずれか一
に記載の半導体装置。 - 【請求項５】隣り合う配線の互いに対向する側部が開放
されている、ことを特徴とする請求項１から３のいずれ
か一に記載の半導体装置。 - 【請求項６】請求項４記載の前記配線を用いてスパイラ
ルインダクタを構成してなる半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082068A JP2964981B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体装置 |
| KR1019980008477A KR100297216B1 (ko) | 1997-03-14 | 1998-03-13 | 반도체장치 |
| US09/041,737 US6400027B1 (en) | 1997-03-14 | 1998-03-13 | Semiconductor device having micro-wires designed for reduced capacitive coupling |
| CN98106643A CN1197293A (zh) | 1997-03-14 | 1998-03-14 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082068A JP2964981B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256491A JPH10256491A (ja) | 1998-09-25 |
| JP2964981B2 true JP2964981B2 (ja) | 1999-10-18 |
Family
ID=13764180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9082068A Expired - Fee Related JP2964981B2 (ja) | 1997-03-14 | 1997-03-14 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6400027B1 (ja) |
| JP (1) | JP2964981B2 (ja) |
| KR (1) | KR100297216B1 (ja) |
| CN (1) | CN1197293A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE516254C2 (sv) | 2000-04-26 | 2001-12-10 | Ericsson Telefon Ab L M | Förfarande för att bilda ett ledande lager på en halvledaranordning |
| KR100434699B1 (ko) * | 2001-12-13 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 유도체 형성방법 |
| KR100464005B1 (ko) * | 2002-02-01 | 2004-12-30 | 엘지전자 주식회사 | 마이크로파 소자 제조방법 |
| JP4159378B2 (ja) * | 2002-04-25 | 2008-10-01 | 三菱電機株式会社 | 高周波装置とその製造方法 |
| KR100483203B1 (ko) * | 2003-04-03 | 2005-04-14 | 매그나칩 반도체 유한회사 | 반도체 소자의 인덕터 제조 방법 |
| KR100611474B1 (ko) * | 2003-12-30 | 2006-08-09 | 매그나칩 반도체 유한회사 | 반도체 소자의 인덕터 제조 방법 |
| US20110049978A1 (en) * | 2008-10-02 | 2011-03-03 | Toyota Jidosha Kabushiki Kaisha | Self-resonant coil, non-contact electric power transfer device and vehicle |
| US9328253B2 (en) * | 2013-01-22 | 2016-05-03 | Eastman Kodak Company | Method of making electrically conductive micro-wires |
| US9040375B2 (en) | 2013-01-28 | 2015-05-26 | Infineon Technologies Dresden Gmbh | Method for processing a carrier, method for fabricating a charge storage memory cell, method for processing a chip, and method for electrically contacting a spacer structure |
| JP5737313B2 (ja) * | 2013-03-28 | 2015-06-17 | Tdk株式会社 | 電子部品及びその製造方法 |
| DE102013006624B3 (de) | 2013-04-18 | 2014-05-28 | Forschungszentrum Jülich GmbH | Hochfrequenzleiter mit verbesserter Leitfähigkeit und Verfahren seiner Herstellung |
| CN103811308B (zh) * | 2014-03-06 | 2016-09-14 | 上海华虹宏力半导体制造有限公司 | 电感的形成方法 |
| JP7082785B2 (ja) * | 2017-10-23 | 2022-06-09 | 国立大学法人信州大学 | 非接触給電用伝送コイル部品およびその製造方法ならびに非接触給電装置 |
| CN113351265B (zh) * | 2021-05-26 | 2022-10-25 | 西安交通大学 | 一种基于微导线磁场驱动微流体磁混合的系统的加工方法 |
| JP2024017581A (ja) * | 2022-07-28 | 2024-02-08 | タツタ電線株式会社 | コイル |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269355A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体集積回路装置 |
| US5357403A (en) * | 1990-06-29 | 1994-10-18 | General Electric Company | Adaptive lithography in a high density interconnect structure whose signal layers have fixed patterns |
| US5550068A (en) * | 1990-11-05 | 1996-08-27 | Nippon Telegraph And Telephone Corporation | Process of fabricating a circuit element for transmitting microwave signals |
| JP2887985B2 (ja) | 1991-10-18 | 1999-05-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2560993B2 (ja) * | 1993-09-07 | 1996-12-04 | 日本電気株式会社 | 化合物半導体装置の製造方法 |
| US5835987A (en) * | 1995-10-31 | 1998-11-10 | Micron Technology, Inc. | Reduced RC delay between adjacent substrate wiring lines |
-
1997
- 1997-03-14 JP JP9082068A patent/JP2964981B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-13 KR KR1019980008477A patent/KR100297216B1/ko not_active IP Right Cessation
- 1998-03-13 US US09/041,737 patent/US6400027B1/en not_active Expired - Fee Related
- 1998-03-14 CN CN98106643A patent/CN1197293A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10256491A (ja) | 1998-09-25 |
| KR100297216B1 (ko) | 2001-09-06 |
| KR19980080240A (ko) | 1998-11-25 |
| US6400027B1 (en) | 2002-06-04 |
| CN1197293A (zh) | 1998-10-28 |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070813 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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