JP3453163B2 - 集積回路においてコンタクト構成体を製造する方法 - Google Patents

集積回路においてコンタクト構成体を製造する方法

Info

Publication number
JP3453163B2
JP3453163B2 JP10442893A JP10442893A JP3453163B2 JP 3453163 B2 JP3453163 B2 JP 3453163B2 JP 10442893 A JP10442893 A JP 10442893A JP 10442893 A JP10442893 A JP 10442893A JP 3453163 B2 JP3453163 B2 JP 3453163B2
Authority
JP
Japan
Prior art keywords
layer
conductive
integrated circuit
interconnect
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10442893A
Other languages
English (en)
Other versions
JPH0645461A (ja
Inventor
ハスラム マイケル
スピナー チャック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
STMicroelectronics lnc USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics lnc USA filed Critical STMicroelectronics lnc USA
Publication of JPH0645461A publication Critical patent/JPH0645461A/ja
Application granted granted Critical
Publication of JP3453163B2 publication Critical patent/JP3453163B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、大略、半導体集積回路
の製造技術に関するものであって、更に詳細には、集積
回路におけるコンタクト構成体を製造する方法及びその
結果得られる構成体に関するものである。
【0002】
【従来の技術】導電性相互接続層は、通常、後に形成さ
れる相互接続層からコンタクト即ち接触部が形成される
べき箇所においてその層自身内に拡大された区域を有し
ている。当業者は、通常、この拡大された区域のことを
エンクロジャ即ち囲い地と読んでいる。マスク整合にお
けるエラーは所望の位置からコンタクトの位置をずらさ
せる場合があるので、エンクロジャ即ち囲い地は、付加
的なコンタクト空間を与えることによりマスク整合にお
けるエラーを吸収するものである。従って、このエンク
ロジャ即ち囲い地は、コンタクトが下側に存在する相互
接続層へ形成されることを確保している。
【0003】しかしながら、集積回路におけるチップ寸
法を小さくすることの要望とエンクロジャ即ち囲い地を
設けることの要望との間に対立が発生している。当業者
にとって明らかな如く、隣接する導電性要素間には最小
の大きさの空間が存在せねばならない。相互接続層にお
けるエンクロジャ即ち囲い地は、隣接する導電性要素間
に最小の距離を維持するために隣接する導電性要素間の
距離を増加させる。従って、エンクロジャ即ち囲い地を
設けることの必要性は、集積回路の寸法を小さくするこ
とに関して制限を課すものである。
【0004】マスク整合におけるエラーは、更に、相互
接続層を形成する期間中に問題を発生する場合がある。
相互接続層は、下側に存在する導電性要素の直上に形成
することが可能であり、その場合に、理想的には、相互
接続層は完全に下側に存在する導電性要素を被覆するも
のである。しかしながら、マスク整合におけるエラー
は、相互接続層の配置が所望の位置からずれる事を可能
とするものであり、従って下側に存在する導電性要素の
一部を露出させる場合がある。相互接続層を形成する期
間中に、下側に存在する導電性要素は露出される結果と
して損傷される場合がある。導電性要素に与えられる損
傷は、集積回路の信頼性に影響を与える場合がある。
【0005】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、相互接続層を形成する間に下側に存在
する導電性要素が損傷されないように保護するコンタク
ト構成体の製造方法及びその結果得られる構成体を提供
することである。本発明の別の目的とするところは、ボ
イド又はその他の欠陥を有することのないコンタクト構
成体の製造方法及びその結果得られる構成体を提供する
ことである。本発明の更に別の目的とするところは、相
互接続層におけるエンクロジャ即ち囲い地を設けること
の必要性を取除いたコンタクト構成体の製造方法及びそ
の結果得られる構成体を提供することである。
【0006】
【課題を解決するための手段】集積回路においてコンタ
クト構成体を製造する方法及びその結果得られる構成体
が提供される。下側に存在する導電性要素の上にバッフ
ァ層を形成する。このバッファ層は、導電層とすること
が可能である。次いで、バッファ層の上に第一導電層を
付着形成し且つパターン形成して第一相互接続層を画定
する。第一相互接続層をパターン形成する場合に、バッ
ファ層が下側に存在する導電性要素が損傷されないよう
に保護する。次いで、第一相互接続層によって被覆され
ていないバッファ層の部分を除去し、且つ集積回路上に
第二導電層を付着形成する。次いで、この第二導電層を
異方性エッチングして、第一相互接続層の垂直な側壁に
沿って導電性の側壁スペーサを形成し、その場合に少な
くとも1個の導電性側壁スペーサが下側に存在する導電
性要素と電気的接触を形成する。従って、下側に存在す
る導電性要素と第一相互接続層との間において導電性側
壁スペーサのうちの少なくとも一つを介して導電性のコ
ンタクト即ち接触が形成される。一方、バッファ層が導
電層から形成されるものである場合には、残存するバッ
ファ層を介して下側に存在する導電性要素と第一相互接
続層との間に導電性のコンタクトが形成される。
【0007】
【実施例】以下に説明する処理ステップ及び構成は集積
回路を製造するための完全な処理の流れを構成するもの
ではない。本発明は、当該技術分野において現在使用さ
れている集積回路製造技術と関連して実施することが可
能なものであり、従って本発明の重要な特徴をよりよく
理解するのに必要な処理ステップについて重点的に説明
する。尚、添付の図面は本発明に基づいて製造を行なう
過程においての集積回路の一部の概略断面を示すもので
あるが、それらは縮尺通りに描いたものではなく、本発
明の重要な特徴をよりよく示すために適宜拡縮して示し
てある。
【0008】図1は集積回路においてコンタクト構成体
を製造する従来の方法及びその結果製造される構成体を
示した集積回路の一部を示した概略断面図である。集積
回路における下側に存在する領域12の上に導電性プラ
グ10を形成する。この導電性プラグ10は幾つかの技
術によって形成することが可能である。第一に、導電性
プラグ10は、絶縁層14内に開口を形成し且つ該開口
内に選択的にタングステンを付着形成することにより形
成することが可能である。一方、導電性プラグ10は、
絶縁層14上及び開口にアルミニウムを付着形成し、次
いで該アルミニウムを異方的にエッチバックすることに
より形成することが可能である。導電性プラグ10の目
的は、下側に存在する領域12における導電性要素(不
図示)と電気的接触を形成することである。
【0009】次いで、集積回路上に導電層を付着形成し
且つパターン形成して第一相互接続層16を画定する。
理想的には、第一相互接続層16は導電性プラグ10の
直上に形成すべきものである。しかしながら、マスク整
合におけるエラーによって、第一相互接続層16が図1
に示した如く導電性プラグ10の一部の上にのみ形成さ
れることとなる。従って、導電性プラグ10は、第一相
互接続層16をパターン形成するために使用されるエッ
チによって損傷を受けることがある。この損傷は集積回
路の信頼性の問題を発生する場合がある。
【0010】図2乃至6は、本発明の一実施例に基づい
て集積回路内にコンタクト構成体を製造する方法及びそ
の結果得られる構成体を示した集積回路の一部を図示し
た概略断面図である。図2を参照すると、集積回路にお
ける下側に存在する領域20の上側に位置した絶縁層2
2における開口内に導電性プラグ18を形成する。導電
性プラグ18は、図1を参照して説明した方法を使用し
て形成することが可能である。好適実施例においては、
導電性プラグ18は金属から形成し、且つ絶縁層22は
酸化物から形成する。当業者にとって明らかな如く、導
電性プラグ18を形成するためにその他の導電性物質を
使用することが可能であり、且つ絶縁層22を形成する
ためにその他の絶縁性物質を使用することも可能であ
る。
【0011】次いで、集積回路の上にバッファ層24を
形成する。好適実施例においては、このバッファ層は酸
化物か又は窒化物から形成するが、その他の絶縁性物質
を使用することも可能である。
【0012】図3は、第一導電層をバッファ層の上に付
着形成し且つパターン形成して第一相互接続層26を画
定した後の集積回路を示している。第一相互接続層26
のパターン形成期間中に、バッファ層24はエッチスト
ップとして作用し且つ導電性プラグ18が損傷されるこ
とがないように保護する。
【0013】図4を参照すると、第一相互接続層26に
よって被覆されていないバッファ層24の部分をエッチ
ング除去する。このことは、等方性エッチング又は異方
性エッチングの何れかによって行なうことが可能であ
る。理解されるように、導電性プラグ18の一部はこの
エッチングによってわざと露出される。バッファ層24
をエッチング除去するために異方性エッチングが使用さ
れる場合には、導電性プラグ18の露出部分が損傷され
る場合がある。しかしながら、その様な損傷は、バッフ
ァ層24が薄いのでわずかなものである。
【0014】図5は、集積回路上に第二導電層28を付
着形成した後の集積回路を示している。第二導電層28
は金属又は例えば多結晶シリコン、窒化チタンなどのそ
の他の導電性物質から形成することが可能である。
【0015】図6を参照すると、次いで、第二導電層2
8を異方性エッチングして、第一相互接続層26の垂直
な側壁に沿って導電性の側壁スペーサ30を形成する。
側壁スペーサ30のうちの少なくとも一つは導電性プラ
グ18と電気的コンタクト即ち接触を形成する。従っ
て、導電性側壁スペーサ30のうちの一つを介して、導
電性プラグ18と第一相互接続層26との間に導電性コ
ンタクトが形成される。図7は本発明の別の実施例に基
づいて集積回路内にコンタクト構成体を製造する方法及
びその結果得られる構成体を示した集積回路の概略断面
図である。図2乃至4を参照して説明した処理ステップ
を実施し、バッファ層24は、好適には、アモルファス
シリコン、多結晶シリコン、金属又は酸化物又は窒化物
に代わるその他の導電性物質から形成する。導電性プラ
グ18と第一相互接続層26との間に形成されるバッフ
ァ層24は、導電性プラグ18と第一相互接続層26と
の間に導電性コンタクトを形成する。
【0016】図8は本発明の更に別の実施例に基づいて
集積回路内にコンタクト構成体を製造する方法及びその
結果得られる構成体を示した集積回路の概略断面図であ
る。集積回路における下側に存在する第一導電性要素3
2の上にコンタクトを形成する。下側に存在する第一導
電性要素32は、半導体基板又は下側に存在する相互接
続層の何れかとすることが可能である。典型的には酸化
物から構成される絶縁層34が集積回路上に付着形成さ
れるか又は成長される。次いで、絶縁層34内にコンタ
クトビア即ち接触貫通孔36を形成して、下側に存在す
る第一導電性要素32の一部を露出させる。
【0017】バッファ層38を集積回路上に付着形成し
且つコンタクトビア36内へ延在させる。バッファ層3
8は、導電性物質又は絶縁性物質の何れかによって形成
することが可能である。例えば、バッファ層は、窒化物
又は多結晶シリコンから形成することが可能である。
【0018】図3乃至7を参照して説明した処理ステッ
プを使用して、図8に示したコンタクト構成体を完成す
ることが可能である。同一の物質及び製造技術を使用す
ることも可能である。例えば、図8に示した第一相互接
続層40は導電性プラグ18と類似しており、且つ側壁
スペーサ42は側壁スペーサ30と類似している。
【0019】上述した方法は、上側に存在する相互接続
層を形成する間に下側に存在するコンタクトが損傷され
ることがないように保護するコンタクト構成体の製造方
法及びその結果得られる構成体を提供する。該方法は、
更に、相互接続層内にエンクロジャ即ち囲い地を設ける
ことの必要性を取除いている。
【0020】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図1】 集積回路内にコンタクト構成体を製造する従
来の方法及びその結果得られる構成体を示した集積回路
の概略断面図。
【図2】 本発明の一実施例に基づいて集積回路内にコ
ンタクト構成体を製造する方法の一段階における集積回
路の状態を示した概略断面図。
【図3】 本発明の一実施例に基づいて集積回路内にコ
ンタクト構成体を製造する方法の一段階における集積回
路の状態を示した概略断面図。
【図4】 本発明の一実施例に基づいて集積回路内にコ
ンタクト構成体を製造する方法の一段階における集積回
路の状態を示した概略断面図。
【図5】 本発明の一実施例に基づいて集積回路内にコ
ンタクト構成体を製造する方法の一段階における集積回
路の状態を示した概略断面図。
【図6】 本発明の一実施例に基づいて集積回路内にコ
ンタクト構成体を製造する方法の一段階における集積回
路の状態を示した概略断面図。
【図7】 本発明の別の実施例に基づいて集積回路内に
コンタクト構成体を製造する方法の一段階における集積
回路の状態を示した概略断面図。
【図8】 本発明の更に別の実施例に基づいて集積回路
内にコンタクト構成体を製造する方法の一段階における
集積回路の状態を示した概略断面図。
【符号の説明】
18 導電性プラグ 20 下側に存在する領域 22 絶縁層 24 バッファ層 26 第一相互接続層 28 第二導電層 30 側壁スペーサ 32 下側に存在する第一導電性要素 34 絶縁層 36 コンタクトビア 38 バッファ層 40 第一相互接続層 42 側壁スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャック スピナー アメリカ合衆国, テキサス 75244, ダラス, サンダー 4526 (56)参考文献 特開 昭63−116447(JP,A) 特開 平4−223358(JP,A) 欧州特許出願公開448276(EP,A 1) (58)調査した分野(Int.Cl.7,DB名) H01L 21/768 H01L 21/3205 H01L 21/3213

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 集積回路においてコンタクト構成体を製
    造する方法において、 酸化物絶縁層を形成し、 前記酸化物絶縁層内に開口を形成し、 前記開口内に導電性物質からなる領域を形成して導電性
    要素を画定し、 前記酸化物絶縁層及び前記導電性要素の上に絶縁性バッ
    ファ層を形成し、 前記絶縁性バッファ層上に第1導電層を付着形成し、 前記絶縁性バッファ層をエッチストップとして作用させ
    ると共に前記導電性要素を損傷から保護しながら前記第
    1導電層をパターン形成して第1相互接続層を画定し、 前記絶縁性バッファ層の前記第1相互接続層によって被
    覆されていない部分を除去し、 前記第1相互接続層及び前記絶縁性バッファ層を除去し
    た部分の上に第2導電層を付着形成し、 前記第2導電層を異方性エッチングして前記第1相互接
    続層の垂直な両側の側壁に沿って夫々導電性側壁スペー
    サを形成し、その場合に前記導電性側壁スペーサの内の
    少なくとも一方が前記導電性要素の一部と電気的接触を
    形成する、 ことを特徴とする方法。
  2. 【請求項2】 請求項1において、前記絶縁性バッファ
    層を形成する場合に、前記酸化物絶縁層及び前記導電性
    要素の上に窒化物層を付着形成させることを特徴とする
    方法。
  3. 【請求項3】 請求項1において、前記第1導電層を付
    着形成する場合に、金属層を付着形成させることを特徴
    とする方法。
  4. 【請求項4】 請求項1において、前記第2導電層を付
    着形成する場合に、金属層を付着形成させることを特徴
    とする方法。
  5. 【請求項5】 請求項1において、前記第2導電層が多
    結晶シリコンを有していることを特徴とする方法。
  6. 【請求項6】 請求項1において、前記第2導電層が窒
    化チタンを有していることを特徴とする方法。
JP10442893A 1992-04-30 1993-04-30 集積回路においてコンタクト構成体を製造する方法 Expired - Fee Related JP3453163B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US876953 1992-04-30
US07/876,953 US5331116A (en) 1992-04-30 1992-04-30 Structure and method for forming contact structures in integrated circuits

Publications (2)

Publication Number Publication Date
JPH0645461A JPH0645461A (ja) 1994-02-18
JP3453163B2 true JP3453163B2 (ja) 2003-10-06

Family

ID=25368931

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10442893A Expired - Fee Related JP3453163B2 (ja) 1992-04-30 1993-04-30 集積回路においてコンタクト構成体を製造する方法

Country Status (2)

Country Link
US (2) US5331116A (ja)
JP (1) JP3453163B2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5614756A (en) 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5780323A (en) 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
KR970007819B1 (en) * 1993-10-21 1997-05-17 Hyundai Electronics Ind Contact forming method of semiconductor device
US5471094A (en) * 1994-02-24 1995-11-28 Integrated Device Technology, Inc. Self-aligned via structure
US5789795A (en) * 1995-12-28 1998-08-04 Vlsi Technology, Inc. Methods and apparatus for fabricationg anti-fuse devices
US5793094A (en) * 1995-12-28 1998-08-11 Vlsi Technology, Inc. Methods for fabricating anti-fuse structures
US5783467A (en) * 1995-12-29 1998-07-21 Vlsi Technology, Inc. Method of making antifuse structures using implantation of both neutral and dopant species
US5756396A (en) * 1996-05-06 1998-05-26 Taiwan Semiconductor Manufacturing Company Ltd Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect
US5753540A (en) * 1996-08-20 1998-05-19 Vlsi Technology, Inc. Apparatus and method for programming antifuse structures
US5899707A (en) * 1996-08-20 1999-05-04 Vlsi Technology, Inc. Method for making doped antifuse structures
US5877058A (en) * 1996-08-26 1999-03-02 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
US5801075A (en) * 1996-10-30 1998-09-01 Advanced Micro Devices, Inc. Method of forming trench transistor with metal spacers
US5977638A (en) * 1996-11-21 1999-11-02 Cypress Semiconductor Corp. Edge metal for interconnect layers
JP3856544B2 (ja) * 1997-10-29 2006-12-13 株式会社ルネサステクノロジ 半導体装置及びその製造方法
KR100303059B1 (ko) * 1998-03-30 2001-11-30 윤종용 디램셀커패시터의제조방법
US6188114B1 (en) 1998-12-01 2001-02-13 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
KR100441252B1 (ko) * 2002-06-26 2004-07-21 삼성전자주식회사 반도체 배선 구조 및 그 형성 방법
JP2005150164A (ja) * 2003-11-11 2005-06-09 Tdk Corp 電子部品
US7345370B2 (en) * 2005-01-12 2008-03-18 International Business Machines Corporation Wiring patterns formed by selective metal plating
US7704885B2 (en) * 2007-05-24 2010-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663497A (en) * 1982-05-05 1987-05-05 Hughes Aircraft Company High density printed wiring board
JPS59112656A (ja) * 1982-12-20 1984-06-29 Fujitsu Ltd 半導体装置及びその製造方法
US4671970A (en) * 1986-02-05 1987-06-09 Ncr Corporation Trench filling and planarization process
US4967314A (en) * 1988-03-28 1990-10-30 Prime Computer Inc. Circuit board construction
US5060035A (en) * 1989-07-13 1991-10-22 Mitsubishi Denki Kabushiki Kaisha Silicon-on-insulator metal oxide semiconductor device having conductive sidewall structure
US5026663A (en) * 1989-07-21 1991-06-25 Motorola, Inc. Method of fabricating a structure having self-aligned diffused junctions
FR2654257A1 (fr) * 1989-11-03 1991-05-10 Philips Nv Procede pour fabriquer un dispositif a transistors mis ayant une grille debordant sur les portions des regions de source et de drain faiblement dopees.
US5070391A (en) * 1989-11-30 1991-12-03 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure and method
US5404029A (en) * 1990-04-12 1995-04-04 Actel Corporation Electrically programmable antifuse element
US5225040A (en) * 1990-04-16 1993-07-06 Raytheon Company Process for patterning metal connections in small-geometry semiconductor structures
US5106773A (en) * 1990-10-09 1992-04-21 Texas Instruments Incorporated Programmable gate array and methods for its fabrication
US5091763A (en) * 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
US5166556A (en) * 1991-01-22 1992-11-24 Myson Technology, Inc. Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits
US5073516A (en) * 1991-02-28 1991-12-17 Texas Instruments Incorporated Selective epitaxial growth process flow for semiconductor technologies

Also Published As

Publication number Publication date
US5593920A (en) 1997-01-14
US5331116A (en) 1994-07-19
JPH0645461A (ja) 1994-02-18

Similar Documents

Publication Publication Date Title
JP3453163B2 (ja) 集積回路においてコンタクト構成体を製造する方法
US5321211A (en) Integrated circuit via structure
US6232647B1 (en) Air gap with borderless contact
JP3402022B2 (ja) 半導体装置の製造方法
US5444021A (en) Method for making a contact hole of a semiconductor device
US7808019B2 (en) Gate structure
US5500382A (en) Self-aligned contact process
KR100287179B1 (ko) 비트라인를포함하는반도체장치및그제조방법
JPH06104341A (ja) 半導体集積回路およびその製造方法
EP0426305A1 (en) Method for etching windows having different depths
EP0455341B1 (en) Semiconductor contact via structure and method
US5753565A (en) Method of reducing overetch during the formation of a semiconductor device
EP0547906B1 (en) Method for forming contact vias in integrated circuits
US6153501A (en) Method of reducing overetch during the formation of a semiconductor device
US6197700B1 (en) Fabrication method for bottom electrode of capacitor
JPH07235594A (ja) 半導体装置の製造方法
JP2900729B2 (ja) 半導体装置の製造方法
JP3923584B2 (ja) 半導体装置の素子分離膜形成方法
JPH11214678A (ja) 半導体装置およびその製造方法
JP2004079902A (ja) 導電性接触構造及びその製造方法
KR100267594B1 (ko) 반도체장치의 금속배선 형성방법
KR100200071B1 (ko) 반도체 장치의 콘택 식각 방법
JP2720657B2 (ja) 半導体装置及びその製造方法
JPS6149439A (ja) 半導体装置の製造方法
JPH05211287A (ja) 容量素子の構造

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees