JPH05211287A - 容量素子の構造 - Google Patents
容量素子の構造Info
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- JPH05211287A JPH05211287A JP1044792A JP1044792A JPH05211287A JP H05211287 A JPH05211287 A JP H05211287A JP 1044792 A JP1044792 A JP 1044792A JP 1044792 A JP1044792 A JP 1044792A JP H05211287 A JPH05211287 A JP H05211287A
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- conductive film
- film
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Abstract
(57)【要約】
【目的】本発明は半導体集積回路において、容量素子の
占有面積を小さくし、また上層導体を加工する際に容量
絶縁膜へ与える損傷を少なくすることを目的とする。 【構成】本発明の容量素子は上層導電膜３と容量絶縁膜
４の一部を選択的にエッチングして下層導電膜２の表面
を露出させることにより下層電極６をとり出す構造とな
っている。 【効果】下層電極を設ける為に下層導電膜を上層導電膜
より大きくする必要がない為、従来の容量素子に比べて
素子面積を縮小することができる。また、上層導電膜３
を加工する際の容量絶縁膜に与える損傷を少なくするこ
とができる。さらに容量絶縁膜の側部も有効に利用した
構造となっている。
占有面積を小さくし、また上層導体を加工する際に容量
絶縁膜へ与える損傷を少なくすることを目的とする。 【構成】本発明の容量素子は上層導電膜３と容量絶縁膜
４の一部を選択的にエッチングして下層導電膜２の表面
を露出させることにより下層電極６をとり出す構造とな
っている。 【効果】下層電極を設ける為に下層導電膜を上層導電膜
より大きくする必要がない為、従来の容量素子に比べて
素子面積を縮小することができる。また、上層導電膜３
を加工する際の容量絶縁膜に与える損傷を少なくするこ
とができる。さらに容量絶縁膜の側部も有効に利用した
構造となっている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
容量素子の構造に関し、特に導体と絶縁膜で構成される
容量素子の構造に関する。
容量素子の構造に関し、特に導体と絶縁膜で構成される
容量素子の構造に関する。
【０００２】
【従来の技術】従来の導体と絶縁膜で構成される容量素
子の構造を、図３（Ａ），（Ｂ）に示す。同図（Ａ）は
断面図、同図（Ｂ）は平面図である。半導体基板１上の
フィールド絶縁膜８上に下層導電膜２が形成され、その
上に容量絶縁膜４が形成されている。容量絶縁膜４上に
上層導電膜３を、下層導電膜２より小さな面積で形成し
た後、全面に絶縁膜５を成長させる。上層導電膜３上の
絶縁膜５を選択的に開口して上層電極７をとり出し、下
層導電膜２上の容量絶縁膜４，絶縁膜５を選択的に開口
して下層電極６がとり出された構造となっている。
子の構造を、図３（Ａ），（Ｂ）に示す。同図（Ａ）は
断面図、同図（Ｂ）は平面図である。半導体基板１上の
フィールド絶縁膜８上に下層導電膜２が形成され、その
上に容量絶縁膜４が形成されている。容量絶縁膜４上に
上層導電膜３を、下層導電膜２より小さな面積で形成し
た後、全面に絶縁膜５を成長させる。上層導電膜３上の
絶縁膜５を選択的に開口して上層電極７をとり出し、下
層導電膜２上の容量絶縁膜４，絶縁膜５を選択的に開口
して下層電極６がとり出された構造となっている。
【０００３】
【発明が解決しようとする課題】この従来の導体と絶縁
膜で構成される容量素子では、下層導体の電極を設ける
ために、下層導体の面積を上層導体より大きくしなけれ
ばならないため、素子の占有面積が必要以上に大きくな
るという問題があった。
膜で構成される容量素子では、下層導体の電極を設ける
ために、下層導体の面積を上層導体より大きくしなけれ
ばならないため、素子の占有面積が必要以上に大きくな
るという問題があった。
【０００４】また、下層導体より小さくなるように上層
導体をエッチングする際に、下層導体上の容量絶縁膜も
エッチングにさらすために、下層導体と上層導体との間
の容量絶縁膜までエッチングされることとなり、短絡の
恐れ、及び容量低減等の素子機能の低下の恐れがある、
という問題点があった。
導体をエッチングする際に、下層導体上の容量絶縁膜も
エッチングにさらすために、下層導体と上層導体との間
の容量絶縁膜までエッチングされることとなり、短絡の
恐れ、及び容量低減等の素子機能の低下の恐れがある、
という問題点があった。
【０００５】
【課題を解決するための手段】本発明によれば、下層導
体層と、その表面に接して設けられ、下層電極取り出し
用の開口を有する容量絶縁膜と、容量絶縁膜の表面に接
して設けられ、前記開口の上部に開口を有する上層導体
層と、前記開口に露出した表面において下層導体層に接
し、前記上層導体層とは絶縁して、上層導体層上にとり
出された下層電極とを有する容量素子を得る。
体層と、その表面に接して設けられ、下層電極取り出し
用の開口を有する容量絶縁膜と、容量絶縁膜の表面に接
して設けられ、前記開口の上部に開口を有する上層導体
層と、前記開口に露出した表面において下層導体層に接
し、前記上層導体層とは絶縁して、上層導体層上にとり
出された下層電極とを有する容量素子を得る。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１（Ａ），（Ｂ）は本発明の第１の実施
例を示す、容量素子の断面図と平面図である。半導体基
板１をフィールド絶縁膜８で分離し、その上に約２００
０オングストロームの厚さで下層導電膜２を形成する。
下層導電膜２は例えば不純物が添加された多結晶シリコ
ンなどが適している。
例を示す、容量素子の断面図と平面図である。半導体基
板１をフィールド絶縁膜８で分離し、その上に約２００
０オングストロームの厚さで下層導電膜２を形成する。
下層導電膜２は例えば不純物が添加された多結晶シリコ
ンなどが適している。
【０００８】次に下層導電膜２上に約３００オングスト
ロームの厚さで容量絶縁膜４を気相成長，熱酸化，熱窒
化等によって成長させる。この容量絶縁膜４は例えばシ
リコン窒化膜などが適している。下層導電膜２および容
量絶縁膜４上に、不純物が添加された多結晶シリコン等
で上層導電膜３を約１０００オングストロームの厚さで
成長させ、下層導電膜２より大きくなるように加工す
る。
ロームの厚さで容量絶縁膜４を気相成長，熱酸化，熱窒
化等によって成長させる。この容量絶縁膜４は例えばシ
リコン窒化膜などが適している。下層導電膜２および容
量絶縁膜４上に、不純物が添加された多結晶シリコン等
で上層導電膜３を約１０００オングストロームの厚さで
成長させ、下層導電膜２より大きくなるように加工す
る。
【０００９】次に上層導電膜３および容量絶縁膜４を選
択的にエッチングして開口し、下層導電膜２の一部表面
を露出させる。次にシリコン窒化膜，シリコン酸化膜な
どの絶縁膜５を全面に約１０００オングストロームの厚
さで成長させた後、前記エッチング開口部の下層導電膜
２上の絶縁膜５および、上層導電膜３上の絶縁膜５をフ
ォトレジストを用いてパターニングした後にエッチング
し、エッチングされた部分にそれぞれ下層電極６，上層
電極７を設ける。
択的にエッチングして開口し、下層導電膜２の一部表面
を露出させる。次にシリコン窒化膜，シリコン酸化膜な
どの絶縁膜５を全面に約１０００オングストロームの厚
さで成長させた後、前記エッチング開口部の下層導電膜
２上の絶縁膜５および、上層導電膜３上の絶縁膜５をフ
ォトレジストを用いてパターニングした後にエッチング
し、エッチングされた部分にそれぞれ下層電極６，上層
電極７を設ける。
【００１０】図２は本発明の第２の実施例を示す断面図
である。
である。
【００１１】半導体基板１をフィールド絶縁膜８で分離
し、その上に第１の実施例と同様の下層導電膜２を、横
に並べて複数個形成した後、第１の実施例と同様の容量
絶縁膜４をすべての下層導電膜２を覆うように成長さ
せ、さらに、第１の実施例と同様の上層絶縁膜３をすべ
ての下層絶縁膜２および容量絶縁膜４を覆うように形成
する。
し、その上に第１の実施例と同様の下層導電膜２を、横
に並べて複数個形成した後、第１の実施例と同様の容量
絶縁膜４をすべての下層導電膜２を覆うように成長さ
せ、さらに、第１の実施例と同様の上層絶縁膜３をすべ
ての下層絶縁膜２および容量絶縁膜４を覆うように形成
する。
【００１２】次に、上層導電膜３および容量絶縁膜４を
選択的にエッチングして開口し、すべての下層導電膜２
につき、その一部表面を露出させた後、シリコン窒化
膜，シリコン酸化膜などの絶縁膜５を全面に約１０００
オングストロームの厚さで成長させる。
選択的にエッチングして開口し、すべての下層導電膜２
につき、その一部表面を露出させた後、シリコン窒化
膜，シリコン酸化膜などの絶縁膜５を全面に約１０００
オングストロームの厚さで成長させる。
【００１３】次に、前記エッチング開口部のすべてにつ
き、下層導電膜２上の絶縁膜５を、フォトレジストを用
いてパターニングし、さらに、すべての下層導電膜２に
つき、その上部に位置する上層導電膜３の部分につい
て、その上部の絶縁膜５をフォトレジストを用いてパタ
ーニングし、エッチングして、エッチングされた部分の
それぞれにつき、下層電極６，または上層電極７を設け
る。
き、下層導電膜２上の絶縁膜５を、フォトレジストを用
いてパターニングし、さらに、すべての下層導電膜２に
つき、その上部に位置する上層導電膜３の部分につい
て、その上部の絶縁膜５をフォトレジストを用いてパタ
ーニングし、エッチングして、エッチングされた部分の
それぞれにつき、下層電極６，または上層電極７を設け
る。
【００１４】
【発明の効果】以上説明したように本発明は、上層導体
と容量絶縁膜の一部を選択的にエッチングして下層導体
の表面を露出させることにより、下層電極をとり出す構
造としたので、下層電極を設ける為に下層導体を上層導
体より大きく形成する必要がなくなり、従来の容量素子
に比べて素子面積を縮小することができるという効果を
有する。例えば容量シリコン窒化膜厚約４００オングス
トロームで約１００ｆＦの容量素子では、従来では約１
００μｍ2 の素子面積であったのに対して本発明の構造
を用いると約６０μｍ2 となり、約４０％縮小すること
ができる。
と容量絶縁膜の一部を選択的にエッチングして下層導体
の表面を露出させることにより、下層電極をとり出す構
造としたので、下層電極を設ける為に下層導体を上層導
体より大きく形成する必要がなくなり、従来の容量素子
に比べて素子面積を縮小することができるという効果を
有する。例えば容量シリコン窒化膜厚約４００オングス
トロームで約１００ｆＦの容量素子では、従来では約１
００μｍ2 の素子面積であったのに対して本発明の構造
を用いると約６０μｍ2 となり、約４０％縮小すること
ができる。
【００１５】また、上層導体をエッチングする際、下層
導体の表面の一部を露出させて下層電極を設ける目的
で、その部分のみエッチングを行うので、目的以外の容
量絶縁膜の部分をエッチングにさらして損傷することが
なく、容量変動等を防ぐことができるという効果を有す
る。
導体の表面の一部を露出させて下層電極を設ける目的
で、その部分のみエッチングを行うので、目的以外の容
量絶縁膜の部分をエッチングにさらして損傷することが
なく、容量変動等を防ぐことができるという効果を有す
る。
【図１】（Ａ）本発明の第１の実施例を示す断面図、
（Ｂ）本発明の第１の実施例を示す平面図。
（Ｂ）本発明の第１の実施例を示す平面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】（Ａ）従来の容量素子の構造を示す断面図、
（Ｂ）従来の構造を示す平面図。
（Ｂ）従来の構造を示す平面図。
１ 半導体基板 ２ 下層導電膜 ３ 上層導電膜 ４ 容量絶縁膜 ５ 絶縁膜 ６ 下層電極 ７ 上層電極 ８ フィールド絶縁膜
Claims (1)
- 【請求項１】 下層導体層と、その表面に接して設けら
れ、下層電極取り出し用の開口を有する容量絶縁膜と、
前記容量絶縁膜の表面に接して設けられ、前記開口の上
部に開口を有する上層導体層と、前記開口に露出した表
面において前記下層導体層に接し、前記上層導体層とは
絶縁して、前記上層導体層上にとり出された下層電極と
を有することを特徴とする容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04010447A JP3118928B2 (ja) | 1992-01-24 | 1992-01-24 | 容量素子の構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04010447A JP3118928B2 (ja) | 1992-01-24 | 1992-01-24 | 容量素子の構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211287A true JPH05211287A (ja) | 1993-08-20 |
| JP3118928B2 JP3118928B2 (ja) | 2000-12-18 |
Family
ID=11750404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04010447A Expired - Fee Related JP3118928B2 (ja) | 1992-01-24 | 1992-01-24 | 容量素子の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3118928B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066895A (en) * | 1994-10-05 | 2000-05-23 | Micronas Intermetall Gmbh | Interconnecting structure for semiconductor integrated circuits and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55500734A (ja) * | 1979-09-07 | 1980-10-02 | ||
| JPH04164364A (ja) * | 1990-10-29 | 1992-06-10 | Toshiba Corp | 半導体装置 |
-
1992
- 1992-01-24 JP JP04010447A patent/JP3118928B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55500734A (ja) * | 1979-09-07 | 1980-10-02 | ||
| JPH04164364A (ja) * | 1990-10-29 | 1992-06-10 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066895A (en) * | 1994-10-05 | 2000-05-23 | Micronas Intermetall Gmbh | Interconnecting structure for semiconductor integrated circuits and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3118928B2 (ja) | 2000-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000912 |
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