KR100244411B1 - 반도체장치 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터와 캐패시터를 포함한 반도체 장치에 있어서, 게이트 전극과 상부 캐패시터 전극을 동시에 형성하면서 캐패시터의 유전 손실도 줄일 수 있는 반도체 장치 제조 방법으로, 단결정 실리콘 기판에 소자 분리막을 형성하고, 소자 분리막 상에 단결정 실리콘막으로 하부 캐패시터 전극을 형성하는 단계; 상기 단결정 실리콘 기판 및 하부 캐패시터 전극 상에 산화막과 질화막이 차례로 적충된 ON(oxide-nitride)막을 형성하고, 상기 ON막 상에 제1산화막을 형성하는 단계; 상기 하부 캐패시터 전극 상부의 제1산화막 상에, 상기 하부 전극 패턴 형성시 사용하였던 마스크와 동일한 마스크로 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 방지막으로 상기 제1산화막 및 ON막을 식각하고, 상기 감광막 패턴을 제거하는 단계; 제2산화막을 형성하여 트랜지스터의 게이트 절연막을 산화막으로 형성하고, 캐패시터의 유전을 ONO막으로 형성하는 단계를 포함하여 이루어진다.
Description
제1도는 종래 기술의 일실시예에 따른 트랜지스터 및 캐패시터 제조 공정 단면도.
제2도는 종래 기술의 다른 실시예에 따른 트랜지스터 및 캐패시터 제조 공정 단면도.
제3도는 본 발명의 일 실시예에 따른 트랜지스터 및 캐패시터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 필드 산화막 2 : 산화막
3a : 게이트 전극 3b, 5 : 캐패시터 전극
4 : 유전층 4' : ON막
6 : 감광막 패턴 8 : 산화막
9 : 단결정 실리콘 기판 10 : ONO막
본 발명은 고집적 반도체 장치 제조 방법에 관한 것이다.
제1도 및 제2도는 종래 기술에 따른 반도체 장치 제조 공정 단면도로서,도면에서1은 필드 산화막, 2는 산화막, 3a는 게이트 전극, 3b,5는 캐패시터 전극, 4는 유전층, 9는 단결정 실리콘 기판을 각각 나타낸다.
종래 기술의 일실시예에 따른 반도체 장치 제조 공정은 다음과 같이 이루어 진다. 제1도에 도시한 바와 같이, 필드산화막(1)이 형성되어 있는 단결정 실리콘 기판(9)의 활성영역에 게이트 산화막(2)을 형성하고, 게이트 산화막(2)상에 게이트 전극(3a)을 형성한다. 이때, 상기 게이트 전극(3a) 형성과 동시에 상기 필드산화막(1) 상에 하부 캐패시터 전극(3b)을 형성하고, 하부 캐패시터 전극(3b) 상에 유전층(4)과 상부 캐패시터 전극(5)을 차례로 형성한다.
그러나, 상기 종래의 방법은 게이트 전극(3a)에 사용되는 재료가 다결정 실리콘이 아닌 폴리사이드 구조의 실리사이드막일 경우 하부 캐패시터 전극(3b)도 실리사이드로 형성되고, 이때 상부 캐패시터 전극(5)은 다결정 실리콘막으로 이루어지기 때문에 극성의 변화에 따라 캐패시터의 특성이 변하게 된다. 또한, 실리사이드막위에 산화막이 성장되는 경우이므로 실리사이드막의 변화로 인하여 게이트 전극의 특성변화가 발생하는 문제점이 있었다.
종래 기술의 다른 실시예에 따른 반도체 장치 제조 방법은 다음과 같이 이루어진다. 제2도에 도시된 바와 같이, 필드산화막(1)이 형성된 단결정 실리콘 기판 (9) 상에 하부 캐패시터 전극(5)을 형성한 후, 산화막을 형성하여 게이트 산화막(2)과 캐패시터의 유전층(4)을 동시에 형성한다. 다음으로, 폴리실리콘막으로 게이트 전극(3a) 및 캐패시터전극(3b)으로 형성한다.
그러나, 상기와 같은 종래 m방법은 캐패시터 절연물질 즉, 유전층이 게이트 산화막과 동시에 형성되는데 다결정 실리콘막 위에서 성장된 산화막은 유전 특성이 불량하게 되는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 트랜지스터와 캐패시터를 포함한 반도체 장치에 있어서, 게이트 전극과 상부 캐패시터 전극을 동시에 형성하면서 캐패시터의 유전 손실도 줄일 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 장치 제조 방법에 있어서, 단결정 실리콘 기판에 소자 분리막을 형성하고, 소자 분리막 상에 다결정 실리콘막으로 하부 캐패시터 전극을 형성하는 단계; 상기 단결정 실리콘 기판 및 하부 캐패시터 전극 상에 산화막과 질화막이 차례로 적충된 ON(oxide-nitride)막을 형성하고, 상기 ON막 상에 제1산화막을 형성하는 단계; 상기 하부 캐패시터 전극 상부의 제1산화막 상에, 상기 하부 전극 패턴 형성시 사용하였던 마스크와 동일한 마스크로 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 방지막으로 상기 제1산화막 및 ON막을 식각하고, 상기 감광막 패턴을 제거하는 단계; 및 제2산화막을 형성하여 트랜지스터의 게이트 절연막을 산화막으로 형성하고, 캐패시터의 유전을 ONO막으로 형성하는 단계를 포함하여 이루러지는 반도체 장치 제조 방법.
이하, 첨부된 도면 제3도 및 제4도를 참조하여 본 발명을 상세히 설명한다. 도면에서 4'는 ON막, 6은 감광막 패턴, 8은 산화막, 10은 ONO막을 각각 나타낸다.
먼저, 본 발명의 일 실시예를 제3도를 통하여 상세히 살펴본다.
제3a도는 단결정 실리콘 기판(9)에 필드 산화막(1)을 형성하고 이 필드산화막(1)상에 다결정 실리콘막으로 하부 캐패시터 전극(5)을 형성한 다음에 산화막과 질화막이 차례로 적충된 ON(oxide-nitride)막(4')을 형성하고, 화학 기상 증착법으로 산화막(8)을 형성한 다음, 감광막 패턴(6)을 하부 캐패시터 전극(5) 상부의 산화막(8)상에 형성한 상태의 단면도이다. 이때, 상기 하부 캐패시터 전극(5) 형성을 위한 다결정 실리콘막 증착 전에 얇은 산화막을 단결정 실리콘 기판(9) 전체 구조 상부에 증착하여 다결정 실리콘이 단결정 실리콘 기판과 직접 접촉되지 않게 함으로써, 식각시 발생하는 기판 손상을 방지하기도 한다. 또한, 상기 감광막 패턴은 하부 캐패시터 전극 형성 마스크와 동일한 마스크로 형성한다.
이어서, 제3b도는 상기 감광막 패턴(6)을 식각 마스크로하여 게이트 전극이 형성될 단결정 실리콘 기판(9)상에 형성되어 있는 상기 산화막(8)과 ON막(4')을 차례로 제거하고, 상기 감광막(6)을 제거한 후, 잔류된 산화막을 식각한 다음에 열산화 공정으로 단결정 실리콘 기판(9) 및 노출된 ON막(4') 위에 산화막을 형성하여 상기 ON막(4')을 ONO막(10)으로 형성하고, 전체 구조 상부에 폴리사이드막 또는 다결정 실리콘막을 증착하고 패터닝하여 게이트 전극(3a) 과 상부 캐패시터 전극(3b)을 형성한 상태의 단면도이다.
상기 본 발명의 일실시예에 의한 반도체 장치 제조 방법은, 트랜지스터와 캐패시터를 포함한 반도체장치에 있어서, 게이트 전극과 상부 캐패시터 전극을 동시에 형성하면서 게이트 절연막은 산화막을 형성하고, 캐패시터 유전막은 ONO막으로 형성함으로써 캐패시터의 특성을 향상시키는 효과가 있다.
Claims (2)
- 단결정 실리콘 기판에 소자 분리막을 형성하고, 소자 분리막 상에 다결정 실리콘막으로 하부 캐패시터 전극을 형성하는 단계; 상기 단결정 실리콘 기판 및 하부 캐패시터 전극 상에 산화막과 질화막이 차례로 적충된 ON(oxide-nitride)막을 형성하고, 상기 ON막 상에 제1산화막을 형성하는 단계; 상기 하부 캐패시터 전극 상부의 제1산화막 상에, 상기 하부 전극 패턴 형성시 사용하였던 마스크와 동일한 마스크로 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 방지막으로 상기 제1산화막 및 ON막을 식각하고, 상기 감광막 패터을 제거하는 단계; 제2산화막을 형성하여 트랜지스터의 게이트 절연막을 산화막으로 형성하고, 캐패시터의 유전을 ONO막으로 형성하는 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
- 제1항에 있어서, 상기 다결정 실리콘막을 형성하기 전 얇은 산화막을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
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