KR0140950B1 - 화합물반도체장치의 제조방법 - Google Patents

화합물반도체장치의 제조방법

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히로까즈 오이까와
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세끼모또 다다히로
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Abstract

GaAs 기판위에 산화 실리콘과 비정질 실리콘 층을 적층 방식으로 형성한 후, RIE 애칭에 의해 개구부를 형성하는 게이트 전극이 형성되었다. 다음에, 소스 전극쪽의 개구부와 접하는 부분에 있어서 비정질 실리콘만 선택적으로 제거하여, 개구부에 WSi·TiN·Pt층을 형성한다. 다음에, 유기막층을 형성한 후, 비정질 실리콘 층위의 WSi·TiN·PT층을 제거하기 위하여 전체 표면이 에칭백된다. 다음에, 개구부내에 남아있는 WSi·TiN·Pt층을 도금 전극으로 선택하여 소스 전극쪽으로 뻗어있는 돌출부를 가진 역 L자형 게이트 전극을 형성하기 위하여 Au층이 도금된다.

Description

화합물 반도체 장치의 제조 방법
제1a, 1b도는 종래의 화합물 반도체 장치의 일예를 보이는 단면도.
제2a-2e도는 종래의 화합물 반도체 장치의 제조 공정 단계를 보이는 단면도.
제3a, 3b도는 종래 제조 방법 결합을 설명하는 반도체 칩 단면도.
제4a,4b도는 종래 제조 방법 결함을 설명하는 제3a,3b도와 유사한 반도체 칩 단면도.
제5a-5f도는 본 발명에 의한 바람직한 화합물 반도체 장치 제조 공정 실시예의 공정 단계를 보이는 단면도.
*도면의 주요부분에 대한 부호의 설명
1:GaAs 기판 2:실리콘 산화막
2a:개구부 3:비정질 실리콘층
4:포토레지스트층 4a,4b:측면
5,5a:개구부 6:WSi·TiN·Pt층
7:레지스트층 8:게이트 전극
9:소스 전극 10:드레인 전극
본 발명은 화합물 반도체 장치 제조 방법에 관한 것이다. 특히 본 발명은 게이트 전극을 형성하는데 있어 개선된 공정을 포함하는 화합물 반도체 장치 제조 방법에 관한 것이다.
화합물 반도체 장치는 마이크로파 및 고주파 대역에서 증폭기 소자로 사용되며, 또한 고주파수 특성을 개선시키기위하여 게이트 전극의 단면적을 넓게하고 게이트 길이를 짧게한 T형 단면을 가지는 게이트 전극으로도 쓰인다.
제1a도는 T형 게이트 전극을 가지는 종래의 화합물 반도체 장치의 일예를 보이는 단면도이다. 제1a도에서 소스 전극(9)와 드레인 전극(10)은 GaAs기판(1)위에 형성되었다. 소스 전극(9) 및 드레인 전극(10)사이의 기판 표면위에 T형 단면을 가지는 게이트 전극(8)이 형성되었다.
그러나, T형 게이트 전극(8)을 가지는 종래의 화합물 반도체 장치는 게이트 전극 8의 돌출부때문에 게이트 전극과 소스, 드레인 사이의 기생 용량이 증가한다. 이들 기생 용량중에서, 게이트와 소스 사이의 기생 용량 CGS2는 고유 용량 CGS1보다 더 작기때문에 상기 장치의 특성에 거의 영향을 미치지않는다. 반면에 게이트 전극과 드레인 전극 사이의 기생용량 CGD2는 게이트 전극과 드레인 전극 사이의 고유 용량 CGD1보다 더 크기때문에 크게 영향을 미친다. 따라서, 기생 용량의 증가는 본질적으로 최대 유효전력 이득을 감소시켜 상기 장치의 고주파수 특성을 저하시킨다.
이에대한 해결책으로써 일본 공개 실용신안 제63-188964호에 제안된 것이 있는데 제1b도와 같이 소스측에 돌출부를 가지는 역 L자형 게이트 전극을 가지는 화합물 반도체 장치이다. 즉, 제1b도의 화합물 반도체 장치에서 소스전극(9) 방향으로 돌출부가 뻗어가고 게이트 전극은 드레인 전극(10)방향으로 뻗어가지 않는다. 이러한 구조로써, 게이트-드레인 기생 용량의 증가를 피하여 고주파수 특성을 개선할 수 있다.
제2a-2e도는 제1b도에서 보여진 종래의 화합물 반도체 장치의 제조 단계를 나타내는 단면도들이다.
처음에, 동작 층이 형성된 GaAs 기판위에 LPCVD방법에 의해 두께 400nm의 산화 실리콘이 형성된다. 다음에 CHF3, CF4또는 SF4등과 같은 에칭 가스를 사용하여 리소그래피 기술에 의하여 게이트 전극을 형성하는 개구부 2a를 형성하기 위하여 산화 실리콘이 선택적으로 드라이 에칭된다.
다음에, 개구부 2a안의 기판 표면과 개구부를 포함하는 산화 실리콘의 측면과 표면에 두께 200nm의 텅스텐 실리사이드 층, 두께 100nm의 티타늄 니트라이드 층, 및 두께 20nm의 플라티늄이 증착방법 또는 스퍼터링 방법에 의하여 순서대로 적층된다. 적층된 층(6)은 게이트 전극 부분을 형성한다.
다음 제2b도에서 포토레지스트층(4)는 영상 전환 방법 또는 리소그래픽 기술에 의해 개구부 2a를 포함하는 면위에 역상형 테이퍼(taper) 개구부 형태로 형성된다.
이때, 드레인 전극측의 포토레지스트층(4)의 측면 4a는 개구부 2a를 형성하는 게이트 단자의 측면과 같이 정의된다. 반면에, 소스 전극측에서 포토레지스트층(4)의 개구부 측면 4b는 개구부를 형성하는 게이트 전극의 가장자리로부터 0.2-1.0μm 정도 떨어져있다.
다음 제2c도에서 포토레지스트층(4)를 마스크로 활용하여 두께 700nm의 Au층이 WSi-TiN-Pt층(6)에 도금되어 역 L자형 게이트 전극(8)을 형성한다.
다음 제2d도에서 포토레지스트층(4)를 제거한후, 게이트 전극(8)을 마스크로 활용하여, 게이트(8)에 의해 덮히지 않은 부분을 제거하기위하여 반응성 이온 에칭법(Reactive Ion Etching Method; 이하 RIE라고 한다.)으로 WSi·TiN·Pt층(6)을 에칭한다. 이때 BCl3종류의 가스나 Cl2/CF4종류의 가스를 사용하여 WSi·TiN·Pt층(6)을 제거함으로써 Au층으로 형성된 게이트 전극의 에칭 정도는 대략 100nm로 제한할수 있다.
다음 제2e도에서, 소스 전극과 드레인 전극 위치에 있는 산화 실리콘(2)는 선택적으로 제거되고, 소스 전극(9) 및 드레인 전극(10)이 선택적으로 형성된다.
상기 진행 공정에서 역 L자형 게이트 전극을 가지는 반도체 장치는 소스 전극방향으로 돌출부가 뻗어있다.
그러나 위에서 언급된 종래의 화합물 반도체 장치 제조방법은 개구부 2a를 형성하는 게이트 전극의 측벽중 드레인 전극 측에 도금하여 마스크화하기 위하여 포토레지스트층의 개구부 측면 4a를 정렬하고, 그리고 개구부 2a를 형성하는 게이트 전극의 가장자리로부터 0.2-1.0μm 정도 떨어져있는 소스 전극측에 측면 4b를 형성함으로써 역 L자형 게이트 전극을 형성하기 때문에, 포토 레지스트층(4)를 형성하는 패턴에 있어 노트 픽싱 마아진(knot fixing margin)은 0이다.
제3a, 3b도 및 제4a, 4b도는 종래 화합물 반도체 장치 제조 방법의 문제점을 설명하기 위한 반도체 칩 단면도이다.
처음 제3a도에서, 드레인 전극측에서 포토레지스트층의 개구부 측면 4a가 크기 Da로 드레인 전극 방향으로 나아가서 개구부 2a를 형성하는 게이트 전극의가장자리로부터 상쇄되었을때, 제3b도와 같이 게이트 전극(8)은 역 L자형 대신에 T형의 형상으로 된다. 이 경우에 게이트-드레인 기생 용량 CGD2는 최대 유효 전력 이득을 감소시킬만큼 커지기때문에 고주파수 특성을 저하시킨다.
반면에 제4a도에서, 드레인 전극 측에서 포토리지스트층(4)의 개구부의 측면 4a가 크기 Db로 소스 전극 방향으로나아가서 개구부 2a를 형성하는 게이트 전극의 가장자리로부터 상쇄되었을때, 역 L자형 게이트 전극이 형성되는 동안 게이트 길이는 제4b도와 같이 원하는 값보다 더 짧아지고 바람직한 고주파수 특성을 얻기가 불가능해진다. 게다가, 개구부 2a를 형성하는 게이트 전극내에 제1금속층으로써의 WSi·TiN·Pt층이 잔존하게된다. 이와같이 잔존하는 WSi·TiN·Pt층(6)은 전극들 사이에 누설을 유발하여 장치의 특성을 저하시킨다.
따라서, 본 발명의 목적은 드레인 측으로는 뻗어있지않고 소스측으로만 뻗어있는 돌출부를 가지는 역 L자형 게이트 전극을 형성하고 이로인하여 게이트-드레인 용량 CGD를 줄일 수 있고, 따라서 최대 유효 전력 이득과 고주파수 특성을 개선시키는 화합물 반도체 장치 제조 방법을 제공하는 것이다.
본 발명은, 화합물 반도체 장치 제조 방법에 있어서, 화합물 반도체 기판에 구비된 동작 층상에 제1절연층을 형성하는 제1단계; 상기 제1절연층위에, 상기 반도체 기판과 상기 제1절연층에 대하여 선택 에칭이 가능한, 절연성 또는 반절연성의 제2층을 형성하는 제2단계; 상기 제1절연층과 제2층을 국부적으로 선택적으로 순차 에칭하여, 상기 반도체 기판의 표면을 노출시켜 게이트 전극 형성용의 제1개구부를 형성하는 제3단계; 상기 제1개구부에 접속하는 소스 전극측의 부분에서 상기 제2층을 국부적으로 또한 선택적으로 에칭하여, 상기 제1개구부의 상부를 공유하는 제2개구부를 형성하는 제4단계; 상기 제1 및 제2개구부를 포함하는 표면에, 상기 반도체 기판과 쇼트키 결합을 형성하는 제1금속층을 형성하는 제5단계; 전면에 유기층을 도포하여 표면을 평탄화한 후 상기 유기층을 에칭 백하여, 적어도 상기 제2층의 상방에 위치하는 부분의 상기 제1금속층을 제거하는 제6단계; 및 상기 제1 및 제2개구부내에 남은 제1금속층을 도금 전극으로써 상기 제1 및 제2개구부내에 제2금속층을 전기 도금하여 충전하고 돌출부가 소스 전극측에 연장하는 역 L자형의 게이트 전극을 형성하는 제7단계를 구비하는 화합물 반도체 장치 제조 방법이다.
상기 구조에서, 본 발명은, 고 정밀을 유지하기 위하여 노트 픽싱 마아진을 증가시킴으로써, 역 L자형 게이트 전극의 돌출부가 소스 방향으로만 향하게 형성된다. 따라서, 게이트-드레인 기생 용량 CGD2는 작아지고 최대 유효 전력 이득의 개선 및 고주파 특성을 얻을 수 있다.
예를들면, 게이트 길이 Lg0.5μm, 게이트 폭 300μm, 및 동작층위에 형성된 캐리어 밀도 1×1017cm-3, 두께 100nm인 게이트 전극의 헤드 영역의 길이가 1.0μm로 되어 있는 상기 게이트 전극을 갖는 반도체 장치에서, 게이트 전극이 T형 단면인 경우, 게이트-드레인 기생 용량 CGD2는 대략 0.02pF, 고유 용량 CGD1은 대략 0.04pF, 게이트-소스 기생용량 CGS2는 대략 0.02pF, 고유 용량 CGS1은 대략 0.4pF이다. 반면에, 역 L자형 게이트 전극에서 게이트-드레인 기생 용량 CGD2는 0.01pF 이하이고 게이트-소스 기생용량 CGS2는 대략 0.04pF이다. 즉, 역 L자형 게이트 전극에서, 게이트-소스 용량 CGS는 거의 증가하지 않고 게이트-드레인 용량 CGD는 T형 게이트 전극의 2/3 정도로 감소하였다. 이로인하여, 최대 유효 전력 이득은 1.5에서 2dB정도로 개선될 수 있다.
본 발명에서 제안한 화합물 반도체 장치 제조 방법의 실시예는 제5a-5f도를 참고로하여 상세히 설명된다. 아래의 설명에서, 본 발명의 철저한 이해를 위해 다양한 구체적인 사항들을 나열하였다. 그러나, 본 기술의 전문가에게는 본 발명은 이러한 구체적 사항없이도 실시할 수 있을 것이다.
처음 제5a도에서, 동작층이 형성된 GaAs 기판(1)위에 LPCVD 방법에 의하여 두께 400nm의 산화 실리콘층(2)(제1절연층)가 형성되었다. 산화 실리콘(2)위에 두께 200-300nm의 비정질 실리콘층(3)(이하 α-Si라고 칭함)이 형성되었다. 상기 α-Si층(3)은 산화 실리콘층(2)와 GaAs 기판(1)에 대하여 선택적으로 에칭되고, α-Si층(3)외에 실리콘 나이트라이드(SiN)층으로 낮은 온도에서(500℃ 이하)형성될 수 있다.
그 다음에, α-Si 층(3)위에 제1포토레지스트층(도시하지 않음)이 선택적으로 형성된다. 다음에, 제1포토레지스트층을 마스크로 활용하여, Cl2/SF6가스를 사용한 RIE에 의해 α-Si층(3)은 드라이 에칭된다. 다음에, 게이트 개구부(5)를 형성하기 위하여, CHF3/CF4를 사용한 RIE에 의해 산화 실리콘이 드라이 에칭된다.
다음에, 제1포토레지스트층을 제거한후 리소그래픽 기법에 이해 제2포토레지스트층(4)가 형성된다. 이때, 드레인 전극측의 포토레지스트층(4)의측면 4a는 게이트 개구부(5)의 안쪽 또는 게이트 개구부(5)의 측벽과 접촉하도록 정렬된다. 반면, 소스 전극측의 포토레지스트층(4)의 측면 4b는 개구부(5)의 가장자리로부터 0.2-1.0μm정도 떨어져 위치한다. 즉, 드레인 전극측의 포토레지스트층(4)의 측면 4a는 게이트 개구부(5)내의 어느곳이나 위치할 수 있다.
따라서, 화합물 반도체 트랜지스터의 게이트 길이는, 예를들면, 대개 0.5μm 이상이므로, 측면 4a를 위치시키는데 제공되는 상기 마아진(margin)은 적어도 0.5μm가 된다.
다음 제5b도에서, 포토레지스트층(4)를 마스크로 활용하여, 상기 α-Si층(3)은 개구부 5a를 형성하기 위하여 SF6가스 또는 Cl2/SF6가스를 사용하여 드라이 에칭된다. 이때, SF6가스의 비율이 작으면 GaAs 기판(1)이 에칭될 수 있다. 따라서, SF6가스의 비율은 50%이상이어야 한다.
포토레지스트층(4)를 제거한 다음에, 전표면에 걸쳐 첫째면 금속층 WSi·TiN·Pt층을 형성하기 위하여 증착 방법 또는 스퍼터링 방법에 의하여 적층 방법으로 WSi층, TiN층, 및 Pt층이 형성된다.
다음 제5c도에서, 전 표면을 레지스트층(7)을 사용하여 개구부 5, 5a를 채우고 표면을 평평하게한다.
다음 제5d도에서, 전 표면에 걸쳐 에칭 백(back)이 수행된다. 다음에, α-Si층이 완전히 노출될때까지 WSi·TiN·Pt층(6)의 최상층면이 에칭된다.
층 6을 제거하는 에칭 방법으로써, SF6가스 또는 이온 밀링을 사용한 RIE방법이 있다. 따라서 잔존하는 레지스트층(7)은 제거된다.
다음 제5e도에서, WSi·TiN·Pt층(6)을 도금H로 사용하여, WSi·TiN·Pt층(6) 및 Au층 8a로 형성된 역 L자형 게이트 전극(8)을 형성하기위해 Au층 8a의 전기도금이 실행된다.
다음에, SF6가스를 사용하여, 상기 α-Si층(3)을 선택적으로 제거하기위하여 전 표면에 걸쳐 드라이에칭이 실시된다. 상기 에칭에서, 이온 에너지 바이어스 차아징(charging of ion energy bias)을 최소화시켜, 게이트 전극(8) 및 산화 실리콘(2)는 에칭되지않고 α-Si층(3)만 제거된다.
다음 제5f도에서, 소스 전극(9) 및 드레인 전극(10) 영역을 형성하기위해 산화 실리콘층(2)는 선택적으로 제거된다. 다음에, 소스 전극(9) 및 드레인 전극(10)이 GaAs 기판(1)위에 선택적으로 형성된다. 따라서, 소스 전극 방향만으로 돌출부가 뻗어있는 역 L자형 게이트 전극을 가지는 반도체 장치가 제조된다.
제5a도의 단계에서, 만약 실리콘 나이트라이드층이 α-Si층 대신에 제2층으로써 형성되면, 실리콘 나이트라이드층과 산화막은 게이트 개구부(5)를 형성하기 위하여 CHF3/CF4를 사용한 RIE로 드라이 에칭될 수 있다. 또한, 실리콘 나이트라이드층은 제5b도와 같이 개구부 5a를 형성하기 위하여 SF6, CF4, SF6/O2, 또는 CF4/O2를 사용한 RIE로 선택적으로 에칭될 수 있다.
상기 실시예에서, WSi·TiN·Pt층은 제1금속층으로 사용된다. 그러나, Al층 또는 Ti·Al층도 제1금속층으로 사용될 수 있다.
비록 본 발명은 전형적인 실시예에 대하여 설명되었지만, 본 기술의 전문가는 본 발명의 정신이나 범위에 벗어남이 없이, 생략하고 추가하여, 상기 과정 및 다양한 변화들을 이해할 것이다. 따라서, 본 발명은 위에서 보여진 특별한 실시예에 한정되어 이해되어서는 안되며 청구항에 나타난 특징과 관련된 모든 범위의 가능한 실시예를 포함한다.

Claims (12)

  1. 화합물 반도체 장치 제조 방법에 있어서, 화합물 반도체 기판에 구비된 동작층상에 제1절연층을 형성하는 제1단계; 상기 제1절연층위에, 상기 반도체 기판과 상기 제1절연층에 대하여 선택 에칭이 가능한, 절연성 또는 반절연성의 제2층을 형성하는 제2단계; 상기 제1절연층과 제2층을 국부적으로 선택적으로 순차 에칭하여, 상기 반도체 기판의 표면을 노출시켜 게이트 전극 형성용의 제1개구부를 형성하는 제3단계; 상기 제1개구부에 접속하는 소스 전극측의 부분에서 상기 제2층을 국부적으로 또한 선택적으로 에칭하여, 상기 제1개구부의 상부를 공유하는 제2개구부를 형성하는 제4단계; 상기 제1 및 제2개구부를 포함하는 표면에, 상기 반도체 기판과 쇼트키 결합을 형성하는 제1금속층을 형성하는 제5단계; 전면에 유기층을 도포하여 표면을 평탄화한 후 상기 유기층을 에칭백하여, 적어도 상기 제2층의 상방에 위치하는 부분의 상기 제1금속층을 제거하는 제6단계 및; 상기 제1 및 제2개구부내에 남은 제1금속층을 도금 전극으로써 상기 제1 및 제2개구부내에 제2금속층을 전기 도금하여 충전하고, 돌출부가 소스 전극측에 연장하는 역 L자형의 게이트 전극을 형성하는 제7단계를 구비하는 화합물 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2층을 제거하는 단계; 소스 전극과 드레인 전극을 형성하기 위한 예정 영역의 상기 제1절연층을 제거하는 단계 및; 상기 소스 전극과 상기 드레인 전극을 형성하는 단계를 더 포함하는 화합물 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 화합물 반도체 기판이 GaAs 기판인 화합물 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1절연층이 산화 실리콘층인 화합물 반도체장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2층은 두께 200-300nm의 비정질 실리콘층 또는 질화 실리콘층인 화합물 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제2층이 비정질 실리콘 층인 경우, 상기 제3단계에서, 상기 제2층은 Cl2/SF6가스를 사용한 RIE에 의해 드라이에칭되고 상기 제1절연층은 CHF3/CF4가스를 사용한 RIE에 의해 드라이에칭되고, 상기 제4단계에서, 상기 제2층은 SF6가스 또는 Cl2/SF6가스를 사용한 RIE에 의하여 선택적으로 드라이에칭되는 화합물 반도체 장치의 제조방법.
  7. 제1항에 있어서, 상기 제2층이 질화 실리콘층인 경우, 상기 제3단계에서, 상기 제2층과 상기 제1절연층은 CHF3/CF4가스를 사용한 RIE에 의하여 드라이에칭되고, 상기 제4단계에서, 상기 제2층은 SF6가스, CF4가스, SF6/O2가스, 또는 CF4/O2가스를 사용한 RIE에 의하여 선택적으로 드라이에칭되는 화합물 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제2개구부를 형성하는 상기 제4단계는 상기드레인 전극측의 측면은 상기 제1개구부내에 위치하고 상기 소스전극측의 측면은 상기 제1개구부로부터 소스 전극측으로 0.2-1.0μm 떨어진 위치에 위치하는 개구부를 갖는 포토레지스트 마스크를 상기 제2층에 형성하고 상기 포토레지스트 마스크를 마스크로써 상기 제2층을 선택적으로 에칭하는 화합물 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 제1금속층은 텅스텐 실리사이드층, 질화 티타늄층 및, 백금층의 적층인 화합물 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 제1금속층은 알루미늄층인 화합물 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 제1금속층은 티타늄층과 알루미늄층의 적층인 화합물 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 제6단계에서 에칭 백은 SF6가스를 사용한 RIE 또는 이온 밀링에 의해 행해지는 화합물 반도체 장치의 제조 방법.
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