JPH09252050A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 耐湿性が低下することのない半導体装置およ
びその製造方法を提供する。 【解決手段】 ＭＥＳＦＥＴのゲート電極７、ソース電
極６ａおよびドレイン電極６ｂの上面をＳｉＮの保護膜
８で覆い、その上面をポリイミド樹脂膜１２で覆ってい
る。ポリイミド樹脂膜１２上には下地金属層９とＡｕメ
ッキ膜１０からなるソース配線１１ａ、ドレイン配線１
１ｂが形成されている。コンタクトホール１３ａ，１３
ｂにおいて、ポリイミド樹脂膜１２の開口部は保護膜８
の開口部よりも大きく形成され、さらにソース配線１１
ａおよびドレイン配線１１ｂは、ポリイミド樹脂膜１２
の開口部の上縁部を覆うような大きさに形成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板等の表
面上に形成された電極にコンタクトホールを通して接続
された配線を有する半導体装置およびその製造方法に関
する。

【０００２】

【従来の技術】図１３は、従来の半導体装置の平面図で
あり、図１４は、図１３中のＡ−Ａ線断面図である。図
１３および図１４では、従来の半導体装置の一例とし
て、ＧａＡｓを用いたＭＥＳＦＥＴ（金属−半導体電界
効果トランジスタ）の構造を示している。

【０００３】図１３および図１４において、ＭＥＳＦＥ
Ｔは、半絶縁性ＧａＡｓ基板１の上に金属からなるゲー
ト電極７、ソース電極６ａおよびドレイン電極６ｂが所
定の間隔をもって形成されたショットキー接合型の半導
体装置を構成している。

【０００４】半絶縁性ＧａＡｓ基板１では、ゲート電極
７の下方にチャネル領域となるｎ型イオン注入領域３が
形成され、ソース電極６ａおよびドレイン電極６ｂの下
方には、それぞれｎ⁺ 型イオン注入領域４が形成されて
いる。

【０００５】また、半絶縁性ＧａＡｓ基板１の表面上に
はＳｉＮ膜２およびＳｉＯ₂ 膜５が積層されており、ゲ
ート電極７、ソース電極６ａおよびドレイン電極６ｂは
ＳｉＮ膜２およびＳｉＯ₂ 膜５の所定領域に形成された
開口を通してそれぞれ半絶縁性ＧａＡｓ基板１の表面に
接続されている。

【０００６】さらに、ゲート電極７、ソース電極６ａお
よびドレイン電極６ｂの上方は、ＳｉＮからなる保護膜
８によって覆われている。以下では、半絶縁性ＧａＡｓ
基板１から保護膜８に至る構造部分をＦＥＴ部と称す。

【０００７】ＦＥＴ部のソース電極６ａおよびドレイン
電極６ｂにはそれぞれソース配線１１ａおよびドレイン
配線１１ｂが接続されている。ソース配線１１ａおよび
ドレイン配線１１ｂは、ＴｉとＡｕの二層からなる下地
金属層９と、その表面上に形成されたＡｕメッキ層１０
とからなる多層構造を有している。ソース配線１１ａと
ソース電極６ａとの接合部では、ソース電極６ａの上面
において保護膜８に形成されたコンタクトホール２４を
通してソース配線１１ａの下地金属層９とソース電極６
ａとが接続されている。また、ドレイン配線１１ｂとド
レイン電極６ｂの接合部も同様に形成されている。

【０００８】さらに、図１３に示すように、ゲート電極
７は、ｎ型イオン注入領域３上から離れた位置まで引き
延ばされたゲート配線部７ａを有している。そして、ゲ
ート配線部７ａの上方をソース配線１１ａが交差する部
分には、ポリイミド樹脂層２５が配置されたいわゆるブ
リッジ構造が形成されている。ポリイミド樹脂層２５
は、ゲート配線部７ａとソース配線１１ａとの間に配置
され、ゲート配線部７ａとソース配線１１ａとの間の電
気的絶縁性、特に高周波の交流電流の電気的絶縁性を確
保している。

【０００９】図１５は、ＦＥＴ部に接続される配線層の
製造方法を示す工程図である。図１５（ａ）〜（ｃ）に
おいて、左側は各工程における断面構造を示し、右側は
その平面構造を示している。

【００１０】まず、図１５（ａ）に示すように、ＦＥＴ
部の保護膜８の表面上に、ソース電極６ａおよびドレイ
ン電極６ｂの上方に開口を有するフォトレジスト２６を
形成する。そして、フォトレジスト２６をマスクとして
保護膜８をエッチングし、保護膜８中にソース電極６ａ
およびドレイン電極６ｂの表面に達するコンタクトホー
ル２４，２４を形成する。その後、フォトレジスト２６
を除去する。

【００１１】次に、図１５（ｂ）に示すように、Ｔｉ膜
およびＡｕ膜を順次堆積し、下地金属層９を全面に形成
する。さらに、Ａｕメッキ法により、Ａｕメッキ層１０
のパターンを形成する。

【００１２】さらに、図１５（ｃ）において、Ａｕメッ
キ層１０をマスクとして、下地金属層９のＡｕ膜をイオ
ンミリングによりエッチング除去し、さらに、Ｔｉ膜を
反応性イオンエッチングによりエッチング除去する。こ
の下地金属層９のパターニングにより、保護膜８の表面
上に所定形状のソース配線１１ａおよびドレイン配線１
１ｂが形成される。

【００１３】

【発明が解決しようとする課題】一般的に、ＭＥＳＦＥ
Ｔにおいては、外部から半絶縁性ＧａＡｓ基板１の表面
に水分が浸入すると、その表面が酸化され、トランジス
タの特性が劣化する。このために、上記のＭＥＳＦＥＴ
では、ＦＥＴ部の表面を耐湿性に優れた保護膜８で覆
い、外部からの水分の浸入を防いでいる。

【００１４】ところが、上記のＭＥＳＦＥＴでは、この
保護膜８が製造中にエッチングされて、局部的な薄膜化
が生じるという問題があった。すなわち、図１５（ｃ）
に示す製造工程では、Ａｕメッキ層１０をマスクとして
下地金属層９のエッチングが行われる。下地金属層９が
所定の配線パターン領域以外の領域に残存すると、短絡
など不良の原因となる。したがって、不要な下地金属層
９を完全に取り除くために、下地金属層９のエッチング
は十分に行われる。このため、下地金属層９のエッチン
グによって、保護膜８の上面がオーバーエッチングされ
てしまう。特に、ゲート電極７の段差部やソース電極６
ａおよびドレイン電極６ｂの段差部周辺では、保護膜８
が過度にエッチング除去され、膜厚が減少する。膜厚が
減少した部分が図１５（ｃ）において符号Ｘで示されて
いる。このような膜厚の薄い部分では、保護膜８を通過
して外部からの水分が半絶縁性ＧａＡｓ基板１の表面に
浸入しやすくなる。そして、上述したように、半絶縁性
ＧａＡｓ基板１の表面を酸化し、トランジスタの特性劣
化を引き起こす。

【００１５】このように、従来のＭＥＳＦＥＴでは耐湿
性が低下する問題があった。本発明の目的は、耐湿性が
低下することのない半導体装置およびその製造方法を提
供することである。

【００１６】

【課題を解決するための手段および発明の効果】第１の
発明に係る半導体装置は、半導体基板または半導体層上
に電極が形成され、電極を覆うように保護膜が形成さ
れ、保護膜上の所定箇所に配線層がエッチングを含む工
程により形成されてなる半導体装置であり、少なくとも
保護膜における電極を覆う段差部上に、配線層の形成時
に保護膜のエッチングを阻止するエッチング阻止層が形
成されたものである。

【００１７】第２の発明に係る半導体装置は、第１の発
明に係る半導体装置の構成において、保護膜が電極上に
第１の開口部を有し、エッチング阻止層が保護膜の第１
の開口部の上方に第１の開口部よりも大きい第２の開口
部を有し、配線層が第１の開口部および第２の開口部を
通して電極に接続されており、電極に接続される配線層
の部分が、第２の開口部の上縁部を覆う大きさを有する
ものである。

【００１８】第３の発明に係る半導体装置は、第１また
は第２の発明に係る半導体装置の構成において、エッチ
ング阻止層が、絶縁性を有する樹脂膜からなるものであ
る。ここで、樹脂膜としては、ポリイミド樹脂膜が好ま
しい。

【００１９】第４の発明に係る半導体装置は、半導体基
板または半導体層上に電極が形成され、電極を覆うよう
に第１の保護膜が形成され、第１の保護膜上の所定箇所
に配線層が形成されてなる半導体装置において、少なく
とも第１の保護膜における電極を覆う段差部上に第２の
保護膜が形成されているものである。

【００２０】第５の発明に係る半導体装置は、半導体基
板または半導体層上に電極および第１層配線が形成さ
れ、電極および第１層配線を覆うように第１の保護膜が
形成され、第１層配線の上部に第１および第２の保護膜
を介して第２層配線が形成されてなる半導体装置におい
て、第２の保護膜を電極上部の第１の保護膜上まで延設
したものである。

【００２１】第６の発明に係る半導体装置は、半導体基
板または半導体層中に形成された不純物領域上に電極が
形成され、電極を覆うように保護膜が形成され、保護膜
上の所定箇所に配線層がエッチングを含む工程により形
成されてなる半導体装置において、少なくとも保護膜に
おける電極を覆う段差部上に、配線層の形成時に保護膜
のエッチングを阻止するエッチング阻止層が形成されて
おり、電極が不純物領域上の位置から不純物領域と離れ
た位置まで延びて形成されておりかつ電極の不純物領域
から離れた部分において配線層と接続されているもので
ある。

【００２２】第７の発明に係る半導体装置は、第６の発
明に係る半導体装置の構成において、電極が、不純物領
域上に形成された第１の電極と、第１の電極に接続され
かつ不純物領域から離れた位置まで延びる第２の電極と
からなり、配線層が、第２の電極に接続されているもの
である。

【００２３】第８の発明に係る半導体装置は、半導体基
板または半導体層中に形成された不純物領域上に電極が
形成され、電極を覆うように保護膜が形成され、保護膜
上の所定箇所に配線層が形成されてなる半導体装置にお
いて、電極が不純物領域上の位置から不純物領域と離れ
た位置まで延びて形成されておりかつ電極の不純物領域
から離れた部分において配線層と接続されているもので
ある。

【００２４】第９の発明に係る半導体装置の製造方法
は、半導体基板または半導体層の上に形成された電極に
接続される配線層を備えた半導体装置の製造方法であっ
て、電極が形成された半導体基板または半導体層の上
に、電極の上方に第１の開口部を有する保護膜を形成す
るステップと、保護膜上に、第１の開口部の上方に第１
の開口部よりも大きい第２の開口部を有するエッチング
阻止層を形成するステップと、エッチング阻止層上に配
線材料を形成し、配線材料を所定の形状にエッチングす
ることによって、第１および第２の開口部を通して電極
に接続されかつ電極に接続される部分が第２の開口部の
上縁部を覆う大きさを有する配線層を形成するステップ
とを備えたものである。

【００２５】第１０の発明に係る半導体装置の製造方法
は、半導体基板または半導体層の上に形成された電極に
接続される配線層を備えた半導体装置の製造方法であっ
て、電極が形成された半導体基板または半導体層の上に
保護膜およびエッチング阻止層を順次形成するステップ
と、電極の上方に位置する第１および第２の開口部をそ
れぞれ保護膜およびエッチング阻止層中に形成するステ
ップと、エッチング阻止層をエッチングすることによっ
て、第２の開口部を第１の開口部よりも大きくするステ
ップと、エッチング阻止層上に配線材料を形成し、配線
材料を所定の形状にエッチングすることによって、第１
および第２の開口部を通して電極に接続されかつ電極に
接続される部分が第２の開口部の上縁部を覆う大きさを
有する配線層を形成するステップとを備えたものであ
る。

【００２６】第１１の発明に係る半導体装置の製造方法
は、半導体基板または半導体層上に電極および第１層配
線を形成するステップと、電極および第１層配線を覆う
ように第１の保護膜を形成するステップと、第１の保護
膜上に、第１層配線の上部から電極の上部に延びる第２
の保護膜を形成するステップと、第２の保護膜上に配線
材料を形成し、配線材料をエッチングすることによって
第２層配線を形成するステップとを備えたものである。

【００２７】第１〜第３の発明に係る半導体装置、第９
および第１０の発明に係る半導体装置の製造方法におい
ては、保護膜上の所定領域にエッチング阻止層を介在さ
せることによって、配線層のエッチング時に保護膜、特
に電極を覆う保護膜の段差部分が同時にエッチングされ
てしまうのを阻止している。このために、保護膜は外部
から半導体基板等の表面に水分が浸入することを防止す
るのに十分な膜厚を確保でき、この保護膜によって半導
体装置の耐湿性を十分に確保することができる。

【００２８】特に、第２の発明に係る半導体装置、第９
および第１０の発明に係る半導体装置の製造方法におい
ては、電極と配線層とが接続される接続部において、エ
ッチング阻止層の第２の開口部が保護膜の第１の開口部
よりも大きく形成されている。すなわち、エッチング阻
止層の第２の開口部の内周面が電極表面から離隔してお
り、エッチング阻止層が直接電極表面に接触しないよう
に形成されている。したがって、エッチング阻止層が例
えば水分を含有するような材料からなる場合であって
も、エッチング阻止層内の水分が電極表面に到達するこ
とが防止される。

【００２９】また、配線層は、エッチング阻止層の第２
の開口部の上縁部を覆う大きさに形成されている。この
ために、エッチング阻止層の第２の開口部の内部に露出
する保護膜の上部表面が配線層に覆われた状態で配線層
のエッチングを行うことができ、保護膜の露出した表面
が配線層のエッチングによってオーバーエッチングされ
ることを防止することができる。

【００３０】なお、保護膜の第１の開口部は電極の上部
表面上に位置し、電極の上部表面領域よりも小さいこと
が好ましい。特に、第１０の発明に係る半導体装置の製
造方法では、エッチング阻止層の第２の開口部は保護膜
の第１の開口部に対して自己整合的に形成される。この
ために、第２の開口部を形成するためのマスクプロセス
を省略できることによって製造工程を簡略化することが
できる。

【００３１】また、特に第３の発明に係る半導体装置に
おいては、エッチング阻止層が樹脂膜から構成されてい
る。樹脂膜は厚く塗布することができる。このために、
配線層のエッチング形成時に多少エッチングされたとし
ても、なお十分な厚さの樹脂膜が残存し、下層の保護膜
がエッチングされることを防止することができる。

【００３２】さらに、第４および第５の発明に係る半導
体装置および第１１の発明に係る半導体装置の製造方法
においては、第１の保護膜上に第２の保護膜が形成され
ている。第２の保護膜は、配線層の形成工程において第
１の保護膜がエッチングによって薄膜化することを防止
し、さらに第１の保護膜と同様に下層の電極等の素子部
を保護する。

【００３３】さらに、第６および第７の発明に係る半導
体装置においては、保護膜上の所定領域にエッチング阻
止層を介在させることによって、配線層のエッチング時
に保護膜が同時にエッチングされてしまうのを阻止して
いる。さらに、配線層と電極との接続部は、半導体基板
等の不純物領域から離れた位置に配置されている。この
ため、水分が浸入し易い配線層と電極との接続部が不純
物領域から遠くなり、これによって半導体装置の耐湿性
を向上させることができる。

【００３４】さらに、第８の発明に係る半導体装置にお
いては、配線層と電極との接続部が、半導体基板等の不
純物領域から離れた位置に配置されている。このため、
水分が浸入し易い配線層と電極との接続部が不純物領
域、特に動作領域から遠くなり、水分が動作領域に到達
し難くなる。これによって半導体装置の耐湿性を向上さ
せることができる。

【００３５】

【発明の実施の形態】図１は、本発明の第１の実施例に
よる半導体装置の平面構造図であり、図２は図１中のＢ
−Ｂ線断面図である。本実施例では、半導体装置の一例
としてＭＥＳＦＥＴに適用した例について説明する。な
お、図１においては、ポリイミド樹脂膜１２は、その平
面的な形状を明らかにするために模式的に示されてお
り、他層との積層関係は図２において明確に示されてい
る。

【００３６】図１および図２において、ＭＥＳＦＥＴは
半絶縁性ＧａＡｓ基板１の表面上に金属からなるゲート
電極７、ソース電極６ａおよびドレイン電極６ｂとを備
えている。

【００３７】半絶縁性ＧａＡｓ基板１の中には、チャネ
ル領域（動作領域）となるｎ型イオン注入領域３と、ｎ
⁺ イオン注入領域４とが形成されている。ｎ型イオン注
入領域３の上にはゲート電極７が形成されている。ゲー
ト電極７は、ｎ型イオン注入領域３から離れる方向に細
長く延びるゲート配線部７ａを有しており、その端部
は、パッド電極７ｂに接続されている。

【００３８】ゲート電極７の両側には、所定の間隔をも
ってゲート電極７に平行に延びるソース電極６ａおよび
ドレイン電極６ｂが形成されている。ソース電極６ａお
よびドレイン電極６ｂは、それぞれｎ⁺ イオン注入領域
４上に配置されている。

【００３９】また、半絶縁性ＧａＡｓ基板１の表面上に
はＳｉＮ膜２およびＳｉＯ₂ 膜５が形成されている。ゲ
ート電極７、ソース電極６ａおよびドレイン電極６ｂ
は、ＳｉＮ膜２およびＳｉＯ₂ 膜５の所定領域に形成さ
れた開口部を通してそれぞれ半絶縁性ＧａＡｓ基板１の
表面に接続されている。

【００４０】さらに、ゲート電極７、ソース電極６ａお
よびドレイン電極６ｂ等の上方はＳｉＮからなる保護膜
８により覆われている。さらに、保護膜８の上面にはポ
リイミド樹脂膜１２が形成されている。ポリイミド樹脂
膜１２は、保護膜８のエッチング阻止層として形成され
ている。このエッチング阻止層としての作用について
は、後で説明する製造方法において詳述する。

【００４１】ポリイミド樹脂膜１２および保護膜８に
は、ソース電極６ａ、ドレイン電極６ｂおよびゲート電
極７のパッド電極７ｂの表面に達するコンタクトホール
１３ａ，１３ｂ，１３ｃが形成されている。また、ポリ
イミド樹脂膜１２の上面にはソース配線１１ａ、ドレイ
ン配線１１ｂおよびゲート配線１１ｃが形成されてお
り、コンタクトホール１３ａ，１３ｂ，１３ｃを通して
それぞれソース電極６ａ、ドレイン電極６ｂおよびゲー
ト電極７のパッド電極７ｂに接続されている。

【００４２】ソース配線１１ａ、ドレイン配線１１ｂお
よびゲート配線１１ｃは、それぞれ下地金属層９とＡｕ
メッキ層１０とからなる多層構造に形成されている。さ
らに、下地金属層９は、下方側からＴｉ膜、Ａｕ膜の積
層体により形成されている。

【００４３】図３は、金属配線層と電極の接続部の一例
として、ドレイン電極６ｂとドレイン配線１１ｂとの接
続構造を示す平面図である。図２および図３において、
保護膜８に形成された開口部１４ｂの開口幅Ｗ₁ は、ド
レイン電極６ｂの上方に位置するようにドレイン電極６
ｂの平面領域幅Ｗ₄ よりも小さく形成されている。

【００４４】また、ポリイミド樹脂膜１２の開口部１５
ｂの開口幅Ｗ₂ は、保護膜８に形成された開口部１４ｂ
の開口幅Ｗ₁ よりも大きく形成されている。これは、ポ
リイミド樹脂膜１２の開口部１５ｂの内周面の位置をド
レイン電極６ｂから遠ざけるためである。このポリイミ
ド樹脂膜１２は、粘性液状のポリイミド樹脂を熱処理
し、混入した不所望の水分を除去して成膜されている。

【００４５】しかしながら、ＭＥＳＦＥＴの製造プロセ
スでは高温熱処理を用いることが制限されるため、ポリ
イミド樹脂膜１２から完全に水分を除去することが困難
である。したがって、ポリイミド樹脂膜１２中の残留し
た水分がドレイン電極６ｂ側へ浸入するおそれがある。
しかも、ポリイミド樹脂膜１２と下地金属層９との界面
は、水分の浸入経路となりやすい傾向がある。このた
め、ポリイミド樹脂膜１２がコンタクトホール１３ｂ内
においてドレイン電極６ｂに近接すればするほどポリイ
ミド樹脂膜１２中の水分がドレイン電極６ｂ側へ浸入し
やすくなり、あるいはポリイミド樹脂膜１２と下地金属
層９との界面を通して外部から水分が浸入しやすくな
り、さらに半絶縁性ＧａＡｓ基板１の表面に到達しやす
くなる。

【００４６】このために、コンタクトホール１３ｂにお
いては、ポリイミド樹脂膜１２の開口幅Ｗ₂ を保護膜８
の開口幅Ｗ₁ より大きく取ることによってポリイミド樹
脂膜１２をコンタクトホール１３ｂ内のドレイン電極６
ｂの表面から遠ざけるようにしている。そして、ドレイ
ン電極６ｂの近傍において、下地金属層９と保護膜８と
が接触するように構成している。下地金属層９のＴｉ膜
とＳｉＮの保護膜８との界面は、水分が浸入し難いた
め、水分の浸入経路を遮断することができる。

【００４７】さらに、ドレイン配線１１ｂの線幅Ｗ
₃ は、ポリイミド樹脂膜１２の開口幅Ｗ ₂ より大きくな
るように設定されている。これは、下地金属層９をエッ
チングする際に、コンタクトホール１３ｂにおいて保護
膜８の表面が露出してエッチングされないようにするた
めである。

【００４８】なお、ソース配線１１ａとソース電極６ａ
との接続部およびゲート配線１１ｃとゲート電極７のパ
ッド電極７ｂとの接続部においても、上記と同様の構造
に構成されている。

【００４９】また、図１において、ゲート電極７のゲー
ト配線部７ａ上をソース配線１１ａが交差する領域で
は、ゲート配線部７ａとソース配線１１ａとの間にポリ
イミド樹脂膜１２が介在している。ポリイミド樹脂膜１
２は、内部応力が低く、膜割れを生じにくいため、厚く
形成することができる。したがって、ゲート配線部７ａ
とソース配線１１ａとの間の電気的絶縁性を十分に確保
することができる。

【００５０】次に、上記のような構造を有するＭＥＳＦ
ＥＴの製造方法について説明する。図４〜図７は、上記
のＭＥＳＦＥＴの製造方法を示す工程図である。図４〜
図７の（ａ）〜（ｋ）において、左側は断面構造を示
し、右側は平面構造を示している。

【００５１】まず、図４（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上の所定領域にフォトレジスト（図示せ
ず）を形成し、これをマスクとしてＳｉイオンを注入エ
ネルギー４０ｋｅＶ、注入量５×１０¹²ｃｍ^-2でイオン
注入し、ＧａＡｓ基板１の表面にｎ型イオン注入領域３
を形成する。次に、フォトレジストを除去し、ＥＣＲプ
ラズマＣＶＤ装置を用いてＧａＡｓ基板１の表面上に熱
処理用保護膜として膜厚５００ÅのＳｉＮ膜２を形成す
る。

【００５２】次に、図４（ｂ）に示すように、ＳｉＮ膜
２上にポジ型フォトレジストを形成し、第１のフォトマ
スクパターンを用いて光露光および現像処理を行うこと
によりフォトレジストの第１のパターン１９ａを形成
し、さらにその第１のパターン１９ａをマスクとしてＳ
ｉをイオン注入することにより、半絶縁性ＧａＡｓ基板
１にｎ⁺ イオン注入領域４（高導電領域）を形成する。
イオン注入条件としては、注入エネルギーを９０ｋｅＶ
とし、注入量を５×１０¹³ｃｍ^-2とする。

【００５３】その後、図４（ｃ）に示すように、第２の
フォトマスクパターンを用いてフォトレジストの第１の
パターン１９ａに再度光露光および現像処理を行い、ゲ
ート電極コンタクト部となる領域上にフォトレジストの
第２のパターン１９ｂのみを残す。フォトレジストの第
２のパターン１９ｂは、ｎ型イオン注入領域３の幅Ｌ１
よりも広い幅Ｌ２を有する。

【００５４】さらに、図５（ｄ）に示すように、フォト
レジストの第２のパターン１９ｂをマスクとしてＥＣＲ
プラズマＣＶＤ法およびリフトオフ法により、ＳｉＮ膜
２上に膜厚０．３μｍのＳｉＯ₂ 膜５を形成する。それ
により、ｎ型イオン注入領域３上にＳｉＯ₂ 膜５の窓５
ａが形成される。その後、フォトレジストの第２のパタ
ーン１９ｂを除去する。そして、８８０℃のアニール処
理によりｎ型イオン注入領域３およびｎ⁺ イオン注入領
域４を活性化させる。

【００５５】次に、図５（ｅ）に示すように、ｎ⁺ イオ
ン注入領域４上を除いてフォトレジスト（図示せず）を
形成し、プラズマエッチングによりｎ⁺ イオン注入領域
４上のＳｉＯ₂ 膜５およびＳｉＮ膜２を除去する。エッ
チングガスとしては、４フッ化炭素（ＣＦ₄ ）ガスおよ
び酸素ガスの混合ガスを用いる。そして、ｎ⁺ イオン注
入領域４上に蒸着法およびリフトオフ法を用いてＡｕＧ
ｅ合金およびＮｉからなるオーミック電極を形成する。
これらのオーミック電極がそれぞれソース電極６ａおよ
びドレイン電極６ｂとなる。

【００５６】次いで、図５（ｆ）に示すように、ｎ型イ
オン注入領域３上にゲート電極形成用のフォトレジスト
２０を形成した後、ＳｉＯ₂ 膜５をマスクとしてプラズ
マエッチンによりｎ型イオン注入領域３上のＳｉＮ膜２
を除去する。エッチングガスとしては、４フッ化炭素
（ＣＦ₄ ）ガスおよび酸素ガスの混合ガスを用いる。こ
れにより、ｎ型イオン注入領域３上に開口部１８が形成
される。

【００５７】上記の混合ガスによるプラズマエッチング
では、ＳｉＯ₂ 膜５がほとんどエッチングされず、Ｓｉ
Ｎ膜２のみがエッチングされる。このとき、ＳｉＮ膜２
のエッチング速度が速いため、ＳｉＮ膜２の縁部２３が
ＳｉＯ₂ 膜５の縁部に対してオーバーエッチングされ
る。すなわち、ＳｉＯ₂ 膜５の窓５ａ内のＳｉＮ膜２が
エッチングされるとともに、ＳｉＯ₂ 膜５の窓５ａの縁
部下のＳｉＮ膜２もサイドエッチングされる。

【００５８】さらに、図６（ｇ）に示すように、蒸着法
およびリフトオフ法を用いてｎ型イオン注入領域３上に
ゲート電極７を形成した後、フォトレジスト２０を除去
する。このとき、図５（ｆ）の工程でＳｉＮ膜２の縁部
２３がＳｉＯ₂ 膜５の縁部に対してオーバーエッチング
されているので、ゲート電極７の足部の側部に空隙１７
が形成される。この空隙１７の平面形状は矩形状となっ
ており、半絶縁性ＧａＡｓ基板１、ＳｉＮ膜２、ゲート
電極７およびＳｉＯ₂ 膜５により囲まれた密閉空間とな
る。

【００５９】したがって、空隙１７には、外部から水分
や酸化雰囲気が侵入することがないので、ＧａＡｓ表面
の酸化が防止されるとともに耐湿性が向上する。さら
に、図６（ｈ）に示すように、プラズマＣＶＤ法により
ＳｉＮからなる保護膜８を膜厚４０００Åで全面に形成
する。そして、ソース電極６ａおよびドレイン電極６ｂ
の上に開口を有するフォトレジストのパターン（図示せ
ず）を形成し、このフォトレジストパターンをマスクと
して保護膜８をエッチングしてソース電極６ａおよびド
レイン電極６ｂの上に開口部１４ａ，１４ｂを形成す
る。

【００６０】さらに、図６（ｉ）に示すように、保護膜
８上の全面にポリイミド樹脂を厚さ３μｍ塗布する。そ
の後、１５０〜１８０℃の熱処理を行い、さらに温度３
００℃で１時間程度の加熱処理を行ってポリイミド樹脂
膜１２を成膜する。さらに、ポリイミド樹脂膜１２上
に、ソース電極６ａおよびドレイン電極６ｂ上に開口を
有するフォトレジストのパターン２１を形成し、このフ
ォトレジストパターン２１をマスクとしてポリイミド樹
脂膜１２をエッチングする。これにより、保護膜８の開
口部１４ａ，１４ｂよりも開口幅の大きい開口部１５
ａ，１５ｂが形成される。その後、フォトレジスト２１
を除去する。

【００６１】このポリイミド樹脂膜１２はゲート電極７
の上部を覆うように形成されている。そして、このゲー
ト電極７の上方にあるポリイミド樹脂膜１２の所定の部
分がゲート電極７のゲート配線部７ａとソース配線１１
ａ（図１参照）との間の電気的絶縁性を確保するための
ポリイミドブリッジ構造を構成する。

【００６２】次に、図７（ｊ）に示すように、ポリイミ
ド樹脂膜１２上の全面にＴｉ膜を膜厚２００Åに堆積
し、引き続きＡｕ膜を膜厚３０００Åに堆積して下地金
属層９を形成する。そして、この下地金属層９の表面上
にＡｕメッキ法を用いてＡｕメッキ層の配線パターンを
膜厚４μｍ程度に厚く形成し、Ａｕメッキ層１０を形成
する。このとき、Ａｕメッキ層１０の線幅は、ポリイミ
ド樹脂膜１２の開口部１５ａ，１５ｂの開口幅よりも大
きく形成される。

【００６３】引き続き、図７（ｋ）に示すように、配線
形状にパターニングされたＡｕメッキ層１０をマスクと
して、まずイオンミリングにより下地金属層９の上層の
Ａｕ膜をエッチングする。さらに、反応性化学エッチン
グ法を用いて下層のＴｉ膜をエッチングする。このエッ
チングにより、下地金属層９は、Ａｕメッキ層１０と同
じ形状にパターニングされる。下地金属層９のエッチン
グの終期においては、ポリイミド樹脂膜１２の表面が露
出する。

【００６４】ポリイミド樹脂膜１２は、厚膜に形成する
のに適しており、本実施例では３μｍ程度に厚く形成さ
れている。したがって、下地金属層９のＴｉ膜のエッチ
ング時にオーバーエッチングされて消失することがな
い。また、ポリイミド樹脂膜１２は、Ｔｉ膜のエッチン
グに用いられる反応性化学エッチングに対してエッチン
グ速度が遅く、エッチング除去されずに残余する。

【００６５】このため、保護膜８は上層のポリイミド樹
脂膜１２によって保護され、下地金属層９のエッチング
時にオーバーエッチングされて局部的な薄膜化が生じる
ことがない。

【００６６】また、図７（ｋ）の工程に示すように、ソ
ース電極６ａおよびドレイン電極６ｂの上方のコンタク
ト部１３ａ，１３ｂ近傍では、下地金属層９の内周面が
ポリイミド樹脂膜１２の上面に位置するようにエッチン
グされている。したがって、コンタクトホール１３ａ，
１３ｂの内部においてポリイミド樹脂膜１２の開口部１
５ａ，１５ｂの内周面から露出した保護膜８の上面はエ
ッチング雰囲気に晒されることがない。これにより、保
護膜８は、ＭＥＳＦＥＴの完成時において、成膜時の所
定の膜厚を維持することができる。したがって、保護膜
８によって想定した通りの耐湿性を保持することができ
る。

【００６７】さらに、図１３に示す従来のＭＥＳＦＥＴ
の製造工程と比較すると、本実施例では、従来のブリッ
ジ構造のポリイミド樹脂膜２５に対して形成パターンの
形状のみが異なり、必要とする工程は増加しない。した
がって、従来の製造方法に比べて工程が煩雑化すること
がない。

【００６８】ここで、本実施例の半導体装置の信頼性を
調べるために、信頼性評価試験としてＰＣＴ（Pressure
Cooker Test）を行った。ＰＣＴでは、温度１２０℃、
湿度１００％および圧力２気圧の状態で試料を放置す
る。そして、ゲート電位を０Ｖとし、ソース・ドレイン
間に一定電圧（ここでは３Ｖ）を印加したときにソース
・ドレイン間に流れる電流（ソース・ドレイン間飽和電
流）Ｉｄｓｓを測定する。

【００６９】表１は、本実施例の方法で作成された複数
の試料のソース・ドレイン間飽和電流Ｉｄｓｓの測定結
果を示している。

【００７０】

【表１】

【００７１】表１に示すように、本実施例の方法で作成
された試料においてはソース・ドレイン間飽和電流Ｉｄ
ｓｓの測定値がほとんど経時変化を示していないことが
わかる。この結果より、本実施例の半導体装置では、耐
湿性の経時変化がほとんど生じないため、安定した特性
を得ることができる。

【００７２】なお、上記実施例において、半絶縁性Ｇａ
Ａｓ基板１に形成される絶縁膜としては、ＳｉＮ膜２と
ＳｉＯ₂ 膜５の２層構造のみならず単層の絶縁膜で形成
してもよく、また、ゲート電極７の足部の側面との間に
空隙が設けられなくてもよい。

【００７３】図８は、上記の実施例による半導体装置の
製造方法の変形例を示す工程図である。図８では、上記
の実施例による半導体装置の図６（ｈ）〜図６（ｉ）に
示す工程に対応するコンタクトホールの製造工程を示し
ている。

【００７４】すなわち、図８（ａ）に示すように、上記
の実施例の図６（ｇ）に示す工程において形成されてい
るゲート電極７、ソース電極６ａおよびドレイン電極６
ｂ上の全面に、プラズマＣＶＤ法により膜厚４０００Å
のＳｉＮからなる保護膜８を堆積する。

【００７５】引き続き、保護膜８の上にポリイミド樹脂
膜１２を膜厚３μｍ程度塗布する。その後、１５０〜１
８０℃の熱処理を行い、さらに温度３００℃で１時間程
度の加熱処理を行ってポリイミド樹脂膜１２を形成す
る。

【００７６】さらに、図８（ｂ）に示すように、ポリイ
ミド樹脂膜１２の上に、ソース電極６ａおよびドレイン
電極６ｂの上方に開口を有するフォトレジスト２２を形
成し、このフォトレジスト２２をマスクとしてポリイミ
ド樹脂膜１２をアミノシラン・エチレンジアミンの混合
液によりウェットエッチングし、さらに保護膜８を反応
性イオンエッチングによりエッチングし、開口部１４
ａ，１４ｂを形成する。この開口部１４ａ，１４ｂの開
口幅は図２および図３に示す保護膜８の開口部１４ａ，
１４ｂの開口幅Ｗ₁ に等しい。

【００７７】さらに、図８（ｃ）に示すように、フォト
レジスト２２を残余した状態で、アミノシラン・エチレ
ンジアミンの混合液を用いてポリイミド樹脂膜１２のみ
を再度エッチングする。これにより、開口部１４ａ，１
４ｂに望むポリイミド樹脂膜１２の内周面がエッチング
され、保護膜８の開口部１４ａ，１４ｂよりも大きい開
口部１５ａ，１５ｂが形成される。その後、フォトレジ
スト２２を除去する。

【００７８】そして、引き続き上記の実施例による半導
体装置の図７（ｊ）、（ｋ）に示す工程が行われ、ＭＥ
ＳＦＥＴが完成する。このような方法では、ポリイミド
樹脂膜１２の開口部１５ａ，１５ｂは保護膜８の開口部
１４ａ，１４ｂに対して自己整合的に形成される。この
ために、上記の実施例による方法に比べて、フォトレジ
ストのマスクプロセスを減少させることができ、製造工
程を簡素化することができる。

【００７９】なお、図８（ｃ）に示す二度目のポリイミ
ド樹脂膜１２のエッチングは、フォトレジスト２２を除
去した状態で行ってもよい。図９は、本発明の第２の実
施例による半導体装置の平面図であり、図１０および図
１１は、それぞれ図９中のＣ−Ｃ線断面図およびＤ−Ｄ
線断面図である。本実施例は、第１の実施例の場合と同
様に半導体装置としてＭＥＳＦＥＴの例を示している。
なお、図９において、ポリイミド樹脂膜１２は、その平
面的な形状を明らかにするために模式的に示されてお
り、他層との積層関係は図１０および図１１において明
確に示されている。

【００８０】本実施例によるＭＥＳＦＥＴは、第１の実
施例によるＭＥＳＦＥＴに比べて、ソース配線１１ａお
よびドレイン配線１１ｂとソース電極６ａおよびドレイ
ン電極６ｂとの接続位置が異なっている。

【００８１】すなわち、図１０に示すように、ソース電
極６ａおよびドレイン電極６ｂがｎ ⁺ イオン注入領域４
上にある部分では、ソース配線１１ａおよびドレイン配
線１１ｂとソース電極６ａおよびドレイン電極６ｂとの
接続が行われていない。そして、図１１に示すように、
ｎ⁺ イオン注入領域４以外の半絶縁性ＧａＡｓ基板１の
表面にあるドレイン電極６ｂの部分においてドレイン電
極６ｂとドレイン配線１１ｂとの接続が行われている。
また、ソース電極６ａとソース配線１１ａとの接続も同
様に行われている。

【００８２】このように構成することにより、ソース配
線１１ａおよびドレイン配線１１ｂとソース電極６ａお
よびドレイン電極６ｂとの接続部分がｎ⁺ イオン注入領
域４あるいは特にｎ型イオン注入領域３から離れた位置
に配置されることになり、この接続部分から水分が浸入
したとしても、動作領域となるｎ型イオン注入領域３に
到達し難くして耐湿性の向上を図っている。

【００８３】なお、第１の実施例の場合と同様に、保護
膜８の上にはポリイミド樹脂膜１２が形成されている。
さらに、ソース電極６ａとソース配線１１ａとの接続
部、ドレイン電極６ｂとドレイン配線１１ｂとの接続部
およびゲート電極７とゲート配線１１ｃとの接続部の構
造も第１実施例の場合と同様に構成されている。

【００８４】図１２は、本発明の第３の実施例による半
導体装置の平面図である。本実施例は、第２の実施例の
変形例であり、ソース電極６ａおよびドレイン電極６ｂ
とソース配線１１ａおよびドレイン配線１１ｂとの接続
構造が異なっている。

【００８５】すなわち、図１２に示すように、ソース電
極６ａとソース配線１１ａとは接続用金属配線２３ａを
介して接続されており、ドレイン電極６ｂとドレイン配
線１１ｂとは接続用金属配線２３ｂを介して接続されて
いる。ソース電極６ａおよびドレイン電極６ｂは、ｎ⁺
イオン注入領域４上に形成されている。そして、接続用
金属配線２３ａ，２３ｂがそれぞれソース電極６ａおよ
びドレイン電極６ｂの表面上から、ｎ⁺ イオン注入領域
４から離れた位置に向かって延びて形成されている。こ
の接続用金属配線２３ａ，２３ｂは、それぞれ膜厚５０
０ÅのＴｉ層上に膜厚５０００ÅのＡｕ層が積層された
２層構造から形成されている。

【００８６】ソース配線１１ａおよびドレイン配線１１
ｂは、ｎ⁺ イオン注入領域４あるいは特にｎ型イオン注
入領域３から離れた位置において接続用金属配線２３
ａ，２３ｂと接続されている。

【００８７】このように、ソース配線１１ａおよびドレ
イン配線１１ｂと接続用金属配線２３ａ，２３ｂとの接
続部分をｎ⁺ イオン注入領域４あるいは特にｎ型イオン
注入領域３から離れた位置に配置することにより、水分
が動作領域となるｎ型イオン注入領域３に到達し難くし
ている。

【００８８】なお、ソース配線１１ａおよびドレイン配
線１１ｂと接続用金属配線２３ａ，２３ｂとの間には下
層側から順に保護膜８、ポリイミド樹脂膜１２が形成さ
れており、ソース配線１１ａおよびドレイン配線１１ｂ
と接続用金属配線２３ａ，２３ｂとの接続部における保
護膜８およびポリイミド樹脂膜１２の開口パターンは、
第２の実施例におけるソース電極６ａおよびドレイン電
極６ｂとソース配線１１ａおよびドレイン配線１１ｂと
の接続部の構造と同様に形成されている。

【００８９】このように、上記第１〜第３の実施例で
は、エッチング阻止層としてポリイミド樹脂膜を用いた
が、これに限定されることなく、下地金属層９のエッチ
ングに対してエッチングされ難い材料でかつ絶縁性を有
するものであれば他の樹脂膜や絶縁膜を用いることも可
能である。

【００９０】また、本発明のエッチング阻止膜を用いる
構成は、ＭＥＳＦＥＴのみならず、他の半導体装置に対
しても適用することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の平面
図である。

【図２】図１のＢ−Ｂ線断面図である。

【図３】図１の半導体装置の部分平面図である。

【図４】本発明の第１の実施例による半導体装置の製造
方法を示す工程図である。

【図５】本発明の第１の実施例による半導体装置の製造
方法を示す工程図である。

【図６】本発明の第１の実施例による半導体装置の製造
方法を示す工程図である。

【図７】本発明の第１の実施例による半導体装置の製造
方法を示す工程図である。

【図８】第１の実施例の変形例による半導体装置の製造
方法を示す工程図である。

【図９】本発明の第２の実施例による半導体装置の平面
図である。

【図１０】図９中のＣ−Ｃ線断面図である。

【図１１】図９中のＤ−Ｄ線断面図である。

【図１２】本発明の第３の実施例による半導体装置の平
面図である。

【図１３】従来の半導体装置の平面図である。

【図１４】図１３中のＡ−Ａ線断面図である。

【図１５】従来の半導体装置の製造方法を示す工程図で
ある。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ２ ＳｉＮ膜 ３ ｎ型イオン注入領域 ４ ｎ⁺ イオン注入領域 ６ａ ソース電極 ６ｂ ドレイン電極 ７ ゲート電極 ８ 保護膜 ９ 下地金属層 １０ Ａｕメッキ層 １１ａ ソース配線 １１ｂ ドレイン配線 １１ｃ ゲート配線 １２ ポリイミド樹脂膜 １３ａ，１３ｂ，１３ｃ コンタクトホール １４ａ，１４ｂ，１５ａ，１５ｂ 開口部 ２３ａ，２３ｂ 接続用金属配線

フロントページの続き (72)発明者 冨永 久昭 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 野川 薫 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 岡本 重之 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板または半導体層上に電極が形
   成され、前記電極を覆うように保護膜が形成され、前記
   保護膜上の所定箇所に配線層がエッチングを含む工程に
   より形成されてなる半導体装置において、 少なくとも前記保護膜における前記電極を覆う段差部上
   に、前記配線層の形成時に前記保護膜のエッチングを阻
   止するエッチング阻止層が形成されたことを特徴とする
   半導体装置。
2. 【請求項２】 前記保護膜は、前記電極上に第１の開口
   部を有し、 前記エッチング阻止層は、前記保護膜の前記第１の開口
   部の上方に前記第１の開口部よりも大きい第２の開口部
   を有し、 前記配線層は前記第１の開口部および前記第２の開口部
   を通して前記電極に接続されており、前記電極に接続さ
   れる前記配線層の部分は、前記第２の開口部の上縁部を
   覆う大きさを有することを特徴とする請求項１記載の半
   導体装置。
3. 【請求項３】 前記エッチング阻止層は、絶縁性を有す
   る樹脂膜からなることを特徴とする請求項１または２記
   載の半導体装置。
4. 【請求項４】 半導体基板または半導体層上に電極が形
   成され、前記電極を覆うように第１の保護膜が形成さ
   れ、前記第１の保護膜上の所定箇所に配線層が形成され
   てなる半導体装置において、 少なくとも前記第１の保護膜における前記電極を覆う段
   差部上に第２の保護膜が形成されていることを特徴とす
   る半導体装置。
5. 【請求項５】 半導体基板または半導体層上に電極およ
   び第１層配線が形成され、前記電極および前記第１層配
   線を覆うように第１の保護膜が形成され、前記第１層配
   線の上部に前記第１および第２の保護膜を介して第２層
   配線が形成されてなる半導体装置において、 前記第２の保護膜を前記電極上部の前記第１の保護膜上
   まで延設したことを特徴とする半導体装置。
6. 【請求項６】 半導体基板または半導体層中に形成され
   た不純物領域上に電極が形成され、前記電極を覆うよう
   に保護膜が形成され、前記保護膜上の所定箇所に配線層
   がエッチングを含む工程により形成されてなる半導体装
   置において、 少なくとも前記保護膜における前記電極を覆う段差部上
   に、前記配線層の形成時に前記保護膜のエッチングを阻
   止するエッチング阻止層が形成されており、 前記電極は、前記不純物領域上の位置から前記不純物領
   域と離れた位置まで延びて形成されておりかつ前記電極
   の前記不純物領域から離れた部分において前記配線層と
   接続されていることを特徴とする半導体装置。
7. 【請求項７】 前記電極は、前記不純物領域上に形成さ
   れた第１の電極と、前記第１の電極に接続されかつ前記
   不純物領域から離れた位置まで延びる第２の電極とから
   なり、 前記配線層は、前記第２の電極に接続されていることを
   特徴とする請求項６記載の半導体装置。
8. 【請求項８】 半導体基板または半導体層中に形成され
   た不純物領域上に電極が形成され、前記電極を覆うよう
   に保護膜が形成され、前記保護膜上の所定箇所に配線層
   が形成されてなる半導体装置において、 前記電極は、前記不純物領域上の位置から前記不純物領
   域と離れた位置まで延びて形成されておりかつ前記電極
   の前記不純物領域から離れた部分において前記配線層と
   接続されていることを特徴とする半導体装置。
9. 【請求項９】 半導体基板または半導体層の上に形成さ
   れた電極に接続される配線層を備えた半導体装置の製造
   方法であって、 前記電極が形成された前記半導体基板または前記半導体
   層の上に、前記電極の上方に第１の開口部を有する保護
   膜を形成するステップと、 前記保護膜上に、前記保護膜の前記第１の開口部の上方
   に前記第１の開口部よりも大きい第２の開口部を有する
   エッチング阻止層を形成するステップと、 前記エッチング阻止層上に配線材料を形成し、前記配線
   材料を所定の形状にエッチングすることによって、前記
   第１および第２の開口部を通して前記電極に接続されか
   つ前記電極に接続される部分が前記第２の開口部の上縁
   部を覆う大きさを有する配線層を形成するステップとを
   備えたことを特徴とする半導体装置の製造方法。
10. 【請求項１０】 半導体基板または半導体層の上に形成
    された電極に接続される配線層を備えた半導体装置の製
    造方法であって、 前記電極が形成された前記半導体基板または前記半導体
    層の上に保護膜およびエッチング阻止層を順次形成する
    ステップと、 前記電極の上方に位置する第１および第２の開口部をそ
    れぞれ前記保護膜および前記エッチング阻止層中に形成
    するステップと、 前記エッチング阻止層をエッチングすることによって、
    前記第２の開口部を前記第１の開口部よりも大きくする
    ステップと、 前記エッチング阻止層上に配線材料を形成し、配線材料
    を所定の形状にエッチングすることによって、前記第１
    および第２の開口部を通して前記電極に接続されかつ前
    記電極に接続される部分が前記第２の開口部の上縁部を
    覆う大きさを有する配線層を形成するステップとを備え
    たことを特徴とする半導体装置の製造方法。
11. 【請求項１１】 半導体基板または半導体層上に電極お
    よび第１層配線を形成するステップと、 前記電極および前記第１層配線を覆うように第１の保護
    膜を形成するステップと、 前記第１の保護膜上に、前記第１層配線の上部から前記
    電極の上部に延びる第２の保護膜を形成するステップ
    と、 前記第２の保護膜上に配線材料を形成し、前記配線材料
    をエッチングすることによって第２層配線を形成するス
    テップとを備えたことを特徴とする半導体装置の製造方
    法。