JPH10247721A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高い静電耐圧を有し、信頼性が高く、製造工
程数の増大化を回避してコストの低減化をはかる。 【解決手段】 共通の半導体基板５０に、少なくとも電
界効果トランジスタＦＥＴ５１とキャパシタ５２とを含
む回路素子が形成される半導体集積回路装置において、
ＦＥＴのゲート電極５３と第１のキャパシタ電極５４と
が同一導電層５５によって形成され、第１の層間絶縁層
５６によって第１のキャパシタ電極５４上に第１の誘電
体層５７が形成され、第１の配線層５８と第２のキャパ
シタ電極５９とが同一導電層６０によって形成されてな
り、第１および第２のキャパシタ電極５４，５９は、第
１の誘電体層５７を介して対向され、両者間に第１の静
電容量を形成する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置、特に少なくとも電界効果トランジスタ（以下ＦＥＴ
という）とキャパシタとを回路素子として有する例えば
モノリシック・マイクロ波集積回路（以下ＭＭＩＣとい
う）に適用して好適な半導体集積回路装置に関わる。

【０００２】

【従来の技術】従来、能動素子としてのＦＥＴと、受動
素子のキャパシタとを回路素子として有するＭＭＩＣ、
すなわち高周波用ＩＣにおいては、図７にその概略断面
図を示すように、半絶縁性のＧａＡｓ基板１上にＦＥＴ
３を形成して後、キャパシタ４の形成がなされる。図７
におけるＦＥＴは、接合ゲート型構成とされていて、こ
の場合は、基板１の１主面に臨んでｎ型のソースないし
はドレイン（以下ソース／ドレインと記す）領域５が形
成され、両者間に低不純物濃度のチャネル形成領域６が
形成され、これの上にｐ型のゲート領域５ｇが形成され
る。ゲート領域５ｇ上には、基板１の表面に形成された
表面絶縁層８に開口した電極窓を通じてゲート電極７ｇ
がオーミックに被着される。またソース／ドレイン領域
５上には、同様に表面絶縁層８に開口した各電極窓を通
じてそれぞれソース／ドレイン電極７がオーミックに被
着される。

【０００３】そして、これら電極を一旦覆って第１の層
間絶縁層９が形成され、これの所定部例えばゲート電極
７ｇおよびソース／ドレイン各電極７上にそれぞれ開口
されたコンタクト窓を通じてコンタクトされた第１の配
線層１０が形成される。そして、この第１の配線層１０
の形成と同時に、すなわちこの第１の配線層１０と同一
導電層によって、キャパシタ形成部において、第１の層
間絶縁層９上に第１のキャパシタ電極１１が形成され
る。

【０００４】更に、第１の配線層１０および第１のキャ
パシタ電極１１を覆って第２の層間絶縁層１２が形成さ
れ、これの所定部に開口されたコンタクト窓を通じて、
例えば一方のソース／ドレイン電極７にコンタクトされ
た第２の配線層１３が形成される。そして、この第２の
配線層１３の形成と同時に、すなわちこの第２の配線層
１３と同一導電層によって、第２の層間絶縁層１２を介
して第１のキャパシタ電極１１と対向する第２のキャパ
シタ電極１４が形成される。このようにして、第１およ
び第２のキャパシタ電極１１および１４と、これら電極
間に介在された第２の層間絶縁層を誘電体層１５とする
ＭＩＭ（金属−絶縁層−金属）構造によるキャパシタ４
が形成される。

【０００５】この構成および方法によって形成されたキ
ャパシタ４は、第１および第２のキャパシタ電極１１お
よび１５によって形成される単層構造のキャパシタとな
る。ところで、ＭＭＩＣの半導体チップ内におけるキャ
パシタの占める面積はかなり大きいものであり、ＭＭＩ
Ｃの縮小化の上でキャパシタの占める面積はできるだけ
小さくしたい。つまり、キャパシタの単位面積当たりの
容量をできるだけ大きくしたい。

【０００６】このようにキャパシタの単位面積当たりの
容量を大きくする方法は、 (i) キャパシタ電極間に介在させる誘電体層の厚さを薄
くする。 (ii)誘電体層を、高誘電率材料例えばＢＳＴ（ＢａＳｒ
ＴｉＯ）等によって構成する。 が考えられる。しかしながら、(i) の構成によるとき
は、電極間の耐圧の問題が生じる。また、(ii)の構成に
よるときは、この誘電体が層間絶縁層によって構成され
ることから、層間絶縁層としての機能の問題、プロセス
上の問題がある。

【０００７】このような問題を解決する構成として、図
８にそのキャパシタ部のみの断面図を示す構造のキャパ
シタの提案がなされている（例えば特開昭６０−２８２
６０号公報、特開昭６１−２３９６６１号公報、特開昭
６３−１０８７６３号公報参照）。このキャパシタは、
半絶縁性半導体基板２１の１主面に臨んで高濃度に不純
物を導入してなる低比抵抗の半導体領域２２によって第
１のキャパシタ電極を形成し、これに対向して基板表面
に形成された絶縁層ないしは（および）層間絶縁層によ
る絶縁層２３上に、低比抵抗多結晶シリコン層による第
１の配線層２４を形成してこれにより第２のキャパシタ
電極２５を形成するとともに、同様の第１の配線層２４
によって絶縁層２３に開口したコンタクト窓を通じて第
１のキャパシタ電極となる半導体領域２２にコンタクト
する電極導出部２６を形成し、この電極導出部２６と、
第２のキャパシタ電極の一部を露呈させて層間絶縁層２
７を形成し、この層間絶縁層２７を介して第２のキャパ
シタ電極２５と対向して金属層による第３のキャパシタ
電極２８を電極導出部２６にコンタクトして形成する。
そして、この金属層によって同時に第２のキャパシタ電
極２５にコンタクトする外部導出端子２９を形成する。

【０００８】この構成によるキャパシタ４は、低比抵抗
半導体領域２２による第１のキャパシタ電極と、低比抵
抗多結晶シリコン層による第２のキャパシタ電極２５と
の間に形成される第１の静電容量と、第２および第３の
キャパシタ電極２５および２８との間に形成される第２
の静電容量とが積層され、これらが並列に接続された大
容量のキャパシタが構成されるものである。

【０００９】この構成によるキャパシタは、その第１の
静電容量の構成部が、いわゆるＭＩＳ（金属−絶縁層−
半導体）構造によることから、絶縁層２３と半導体基体
２１との界面にキャリア空乏層が発生し、これがバイア
ス電圧に応じて変動することによって不安定な寄生容量
がキャパシタ４に存在してキャパシタ全体の容量値が変
動するという不都合が生じる。

【００１０】また、このＭＩＳ構造のキャパシタ４を構
成する半導体領域２２においては、不純物をイオン注
入、拡散等によって高濃度に導入して低比抵抗化をはか
るものであるが、このような不純物導入による低比抵抗
化には制限があり、その比抵抗は、金属に比して格段に
高いことから、高周波特性を低下させることになる。

【００１１】上述した諸問題から、ＭＭＩＣのような高
周波例えば１〜３ＧＨｚの準マイクロ波帯およびそれ以
上の周波数帯を扱うＩＣにおいては、ＭＩＳ構造を導入
したキャパシタは不適当でなる。

【００１２】一方、図９にその概略断面図を示すよう
に、ＦＥＴ３として、そのゲート部がショットキー障壁
５ｓによって形成されたいわゆるＭＥＳ−ＦＥＴが用い
られたＭＭＩＣにおいて、金属層によるソース／ドレイ
ン電極７の形成と同時にキャパシタ４の形成部の半絶縁
性基板１上に第１のキャパシタ電極４１を形成し、第１
の配線層１０によって第２のキャパシタ電極１４を形成
し、更に第２の配線層１３によって第３の電極３０を形
成するようにした構造の提案がなされた（例えば特開昭
５−２２６５８２号公報参照）。図９において、図１と
対応する部分には同一符号を付して重複説明を省略する
が、この図９の構成においては、第１のキャパシタ電極
４１にオーミックにコンタクトされた導出端子３１を形
成し、これに第３のキャパシタ電極３０をオーミックに
コンタクトする構成とされる。

【００１３】この構成においても、第１〜第３の電極間
にそれぞれ静電容量が形成され、これらが並列に接続さ
れた構成が採られることから、占有面積が小で大容量の
キャパシタを構成することができる。

【００１４】しかしながら、ＧａＡｓ基板１に対するオ
ーミック電極例えばソース／ドレイン電極７として一般
的に用いられている金属は、ＡｕＧｅ−（Ｗ）−Ｎｉ−
（Ａｕ）（括弧内のＷ、Ａｕは省略可）を順次形成した
金属層によるものであり、したがって、図９の構造にお
けるキャパシタの第１の電極４１も同様の金属層によ
る。このため、後に行われる熱処理（アロイ処理）によ
ってこの電極材料と、ＧａＡｓとが反応し、その表面モ
ホロジーが悪化する。そして、キャパシタの静電耐圧
は、この表面平坦性に大きく影響されることから、キャ
パシタの電極４１をこのオーミック電極と兼用させるこ
とは、静電耐圧、信頼性の上から望ましくない。

【００１５】

【発明が解決しようとする課題】本発明は、上述した諸
問題に鑑み、高い静電耐圧を有し、信頼性が高く、製造
工程数の増大化を回避してコストの低減化をはかること
ができる半導体集積回路装置を提供する。

【００１６】更に、本発明にいおては、大容量のキャパ
シタを小なる占有面積をもって形成することができるよ
うにして、半導体集積回路装置の縮小化をはかることが
できるようにする。

【００１７】

【課題を解決するための手段】本発明による半導体集積
回路装置は、共通の半導体基板に、少なくとも電界効果
トランジスタＦＥＴとキャパシタとを含む回路素子が形
成される半導体集積回路装置において、ＦＥＴのゲート
電極と第１のキャパシタ電極とが同一導電層によって形
成され、第１の層間絶縁層によって第１のキャパシタ電
極上に第１の誘電体層が形成され、第１の配線層と第２
のキャパシタ電極とが同一導電層によって形成されてな
り、第１および第２のキャパシタ電極は、第１の誘電体
層を介して対向され、両者間に第１の静電容量を形成す
る構成とする。

【００１８】上述の本発明構成によれば、そのキャパシ
タの最下層の電極、すなわち第１のキャパシタ電極を、
半導体基板に対するオーミック電極によって構成せず
に、ゲート電極と同一導電層によって形成したことによ
って、前述したモホロジーの低下の問題を解決できる。

【００１９】更に、ＦＥＴのゲート電極と第１のキャパ
シタ電極とが同一導電層によって形成され、第１の層間
絶縁層によって第１のキャパシタ電極上に第１の誘電体
層が形成され、第１の配線層と第２のキャパシタ電極と
が同一導電層によって形成された構成として、キャパシ
タの各層を、ＦＥＴによる集積回路の各部と同一層によ
って構成したことから、このキャパシタを形成するため
の特別の工程をとることが回避され、この半導体集積回
路装置を製造する場合において、その工程数を増加する
ことがなく、量産的にしたがって、コストの低減化をは
かることができる。

【００２０】また、本発明構成によれば、キャパシタの
最下層の第１のキャパシタ電極を、ＦＥＴのゲート電極
と同一導電層すなわち同一工程によって形成できるの
で、このキャパシタ電極を、半導体基板に直接的に形成
する必要がなく、例えば半導体基板表面に形成する表面
絶縁層ないしは層間絶縁層上に形成することができるこ
とによって、この電極材料の組成によってその表面性を
悪化して静電耐圧を低下させる不都合を回避でき、信頼
性の高いキャパシタしたがって、半導体集積回路を構成
することができる。

【００２１】

【発明の実施の形態】本発明による半導体集積回路装置
の実施の形態を説明する。図１は、本発明による少なく
ともＦＥＴ５１と、キャパシタ５２とを有する半導体集
積回路の一例の要部の概略断面図を示す。

【００２２】この例においては、共通の半絶縁性の例え
ばＧａＡｓ半導体基板５０に、少なくともｎチャネル型
のＦＥＴ５１とキャパシタ５２とを含む回路素子が形成
される半導体集積回路装置において、ＦＥＴ５１のゲー
ト電極５３とキャパシタ５２の第１のキャパシタ電極５
４とを同一導電層５５によって形成し、第１の層間絶縁
層５６によって第１のキャパシタ電極５４上に第１の誘
電体層５７を形成し、第１の配線層５８と第２のキャパ
シタ電極５９とを同一導電層６０によって形成する。こ
れら第１および第２の各キャパシタ電極５４および５９
は、第１の誘電体層５７を介して対向するように形成し
て両者間に第１の静電容量を形成する。

【００２３】また、第２のキャパシタ電極５９上に第２
の層間絶縁層６１による第２の誘電体層６２を形成し、
第２の配線層６３と第３のキャパシタ電極６４とを同一
導電層６５によって形成する。これら第２および第３の
各キャパシタ電極５９および６４は、第２の誘電体層６
２を介して対向するように形成して両者間に第２の静電
容量を形成する。

【００２４】そして、上述の構成による第１および第２
の静電容量を並列に接続した構成とする。

【００２５】次にこの構成による半導体集積回路の理解
を更に容易にするために、図２〜図６の各工程図を参照
してその製造方法の一例と共に詳細に説明する。先ず図
１Ａに示すように、ノンドープすなわち半絶縁性のＧａ
Ａｓによる半導体基板５０を用意し、その一主面に、最
終的に得るＦＥＴ５１のソース領域ないしはドレイン
（ソース／ドレイン）領域となる領域６５を、ｎ型不純
物の例えばＳｉ⁺ のイオン注入によって選択的に高不純
物濃度のｎ型領域として形成し、これら領域６５間に例
えば同様のＳｉ⁺ イオンのイオン注入によって、低不純
物濃度のｎ型のチャネル形成領域６７を形成する。

【００２６】図２Ｂに示すように、半導体基板５０の主
面に、例えばＳｉ₃ Ｎ₄ による表面絶縁層６８を被着形
成し、そのチャネル形成領域６７上に一部に、開口６８
Ｗを形成し、この開口６８Ｗを通じてＺｎ等のｐ型の不
純物を例えば拡散によって導入してゲート領域６９を形
成する。イオン注入、拡散等によって所要の間隔を保持
して形成する。

【００２７】図２Ｃに示すように、開口６８Ｗを通じて
ゲート領域６９上にゲート電極５３をオーミックに被着
形成すると同時にキャパシタの形成部に第１のキャパシ
タ電極５４を形成する。これらゲート電極５３および第
１のキャパシタ電極５４の形成は、例えば下層から順次
例えばＴｉ、ＰｔおよびＡｕの各金属層を順次をそれぞ
れ例えばスパッタリングしてなる、あるいはＴｉおよび
Ａｕの各金属層を順次スパッタリングしてなる導電層５
５を形成し、これをフォトリソグラフィによるパターン
エッチングによってそれぞれ所要のパターンに同時にす
なわち同一工程で、同一導電層５５によって形成する。

【００２８】図３Ｄに示すように、全面的にＳｉ₃ Ｎ₄
等の第１の層間絶縁層５６を形成する。次に、この第１
の層間絶縁層５６とこれの下の表面絶縁層６８を貫通し
て、ソース／ドレイン領域６６上に電極窓の穿設を行
い、これら電極窓を通じてソース／ドレイン電極の形成
を行う。これがために、例えば先ず図３Ｅに示すよう
に、第１の層間絶縁層５６上に、フォトレジスト層７０
をスピンコーティングによって形成し、これにパターン
露光および現像を行って各ソース／ドレイン領域６６上
に開口７０Ｗを穿設する。

【００２９】図４Ｆに示すように、フォトレジスト層７
０をエッチングマスクとして、その開口７０Ｗを通じ
て、それぞれＳｉ₃ Ｎ₄ よりなる第１の層間絶縁層５６
と、表面絶縁層６８に対して例えばＲＩＥ（反応性イオ
ンエッチング）による異方性エッチングを行って、開口
７０Ｗに対応する開口７１Ｗを形成する。

【００３０】更に、フォトレジスト層７０をエッチング
マスクとして、開口７０Ｗを通じて図４Ｇに示すよう
に、第１の層間絶縁層５６と、表面絶縁層６８に対して
例えば化学的エッチングによる等方性エッチングによる
サイドエッチングを行って、開口７１Ｗの側面をエッチ
ングして、開口７０Ｗより幅広の開口７１Ｗを形成し
て、開口７１Ｗ上に開口７１の内縁より突出するひさし
（庇）７０Ａを形成する。

【００３１】この状態で、図５Ｈに示すように、フォト
レジスト層７０をマスクに、その上方からソース／ドレ
イン領域６６に対する電極材料層７２、例えばＡｕＧｅ
およびＮｉ層をスパッタリング等にによって被着する。
このようにすると、この電極材料層７２は、開口７０Ｗ
を通じて、ソース／ドレイン領域６６にオーミックにコ
ンタクトされたソース／ドレイン電極７３が形成され
る。このとき、フォトレジスト層７０の開口７０Ｗ下に
ひさし７０Ａが形成されていることによって、これら電
極７３と、フォトレジスト層７０に被着形成された電極
材料層７２とは、分離されて形成することができる。

【００３２】図５Ｉに示すように、フォトレジスト層７
０を除去する。このようにすると、ソース／ドレイン領
域６６上の電極７３と、フォトレジスト層７０に被着さ
れた電極材料７２とは前述したように分離されて形成さ
れていることから、電極７３のみを残してフォトレジス
ト層７０上の電極材料７２は、フォトレジスト層７０と
ともに除去、すなわちリフトオフされる。このようにし
て、電極７３の形成を行って後に、全面的にＳｉ₃ Ｎ₄
による第１の層間絶縁層５６を被着形成し、これに、フ
ォトリソグラフィによるパターンエッチングを行って、
第１のキャパシタ電極５４の一端部上と、例えばソース
／ドレイン電極７３上と、ゲート電極５３上とにそれぞ
れコンタクト窓を穿設する。その後、これらコンタクト
窓を通じて外部に露呈した第１のキャパシタ電極５４上
と、ソース／ドレイン電極７３上と、ゲート電極５３上
とに、それぞれオーミックにコンタクトして、全面的に
例えばＴｉ、ＰｔおよびＡｕの各金属層を順次をそれぞ
れ例えばスパッタリングしてなる、あるいはＴｉおよび
Ａｕの各金属層を順次スパッタリングしてなる導電層６
０を形成する。

【００３３】図６Ｊに示すように、導電層６０に対し、
フォトリソグラフィを用いたパターンエッチングを行っ
て、導電層６０によって第１のキャパシタ電極５４の一
端部にコンタクト導電層７４を形成すると同時に、第１
のキャパシタ電極５４の大部分と対向する位置に第２の
キャパシタ電極５９を形成し、さらに同時に、同様の導
電層６０によってソース／ドレイン電極７３上や、ゲー
ト電極５３上とに、それぞれ所要のパターンの第１の配
線層５８を形成する。このようにすると、第１のキャパ
シタ電極５４と第２のキャパシタ電極５９との間に介在
する第１の層間絶縁層５６の一部を第１の誘電体層５７
とする第１の静電容量Ｃ₁ が形成される。その後、全面
的に例えばＳｉ₃ Ｎ₄ よりなる第２の層間絶縁層６１を
被着形成する。

【００３４】図６Ｋに示すように、第２の層間絶縁層６
１に対してフォトリソグラフィを用いたパターンエッチ
ングを行って、コンタクト導電層７４上と、第２の配線
層にコンタクトすべき例えば一方のソース／ドレイン電
極７３上とにコンタクト窓を穿設し、更にこれらコンタ
クト窓を含んで全面的にフォトレジスト層７５を形成
し、これにパターン露光、現像処理を行って、第２の層
間絶縁層６１に形成したコンタクト窓上と、さらに、第
２のキャパシタ電極５９の上方部とにそれぞれ開口７５
Ｗを穿設する。その後、全面的に導電層６５を、例えば
Ｔｉ、ＰｔおよびＡｕもしくはＴｉおよびＡｕの各金属
層を順次スパッタリングして形成する。

【００３５】その後、導電層６５に対しフォトリソグラ
フィを用いたパターンエッチングを行って、図１に示す
ように、例えば一方のソース／ドレイン電極７３上の第
１の配線層５８上に第２の配線層６３を形成するととも
に、第２のキャパシタ電極５９と対向して第３のキャパ
シタ電極６４をコンタクト導電層７４にコンタクトして
すなわち第２のキャパシタ電極５９と電気的に接続して
形成する。このようにすると、第２のキャパシタ電極５
９と第３のキャパシタ電極６４との間に第２の層間絶縁
層６１よりなる第２の誘電体層６２が介在されてなる第
２の静電容量Ｃ₂ が形成される。そして、上述の第１の
静電容量Ｃ₁ と、第２の静電容量Ｃ₂ とが並列接続され
たことによって大容量化されたキャパシタ５２が形成さ
れる。

【００３６】その後、フォトレジスト層７５を除去す
る。このようにすると、フォトレジスト層７５が存在し
ていたことによって、第３のキャパシタ電極６４は、第
１および第２のキャパシタ電極５４および５９の縁部よ
り内側に形成することができることから、この縁部にお
ける不安定で耐圧の低下を生じ易い部分においては、キ
ャパシタ５２が形成されることがないようにすることで
きる。

【００３７】このようにして、図１の本発明による半導
体集積回路装置を構成できる。そして、この構成による
半導体集積回路装置によれば、第１、第２および第３の
キャパシタ電極５４、５９および６４がほぼ同一位置で
積層された、すなわち占有面積の拡大化を生じることな
く、第１および第２の第２の静電容量Ｃ₁ およびＣ₂が
並列接続されて大容量化されたキャパシタ５２が形成さ
れる。

【００３８】そして、このように、本発明装置において
は、第１〜第３のキャパシタ電極をそれぞれ誘電体層を
介して積層した多層構造によるにもかかわらず、これら
電極および誘電体層は、すべて、半導体集積回路装置を
構成するＦＥＴ５１を構成するゲート電極、第１および
第２の配線層、第１および第２の層間絶縁層と同一層に
よって構成したことによって、この半導体集積回路装置
の製造において、特段の工程を必要とせず、工程数の増
加を来すことなく、大容量、小占有面積のキャパシタを
形成できるものである。

【００３９】また、上述の構成において、５２のキャパ
シタ電極を、ＴｉとＰｔとＡｕとの電極構成もしくはＴ
ｉとＡｕとの導電層によって構成するときは表面性にす
ぐれた、すなわち信頼性の高い、静電耐圧にすぐれたキ
ャパシタを構成することができる。

【００４０】尚、図示の例では、それぞれ１つのＦＥＴ
５１とキャパシタ５２とを代表的に示したものである
が、これら各１つのＦＥＴ５１とキャパシタ５２とにの
み構成するに限られるものではなく、それぞれ複数、さ
らにこれらとともに他の回路素子が形成される半導体集
積回路装置等に本発明を適用できることは言うまでもな
い。また、上述した例においては、ＦＥＴ５１が、ｎチ
ャネル型の接合型ＦＥＴより構成した場合であるが、ｐ
チャネル型の同様のＦＥＴ、ショットキー接合型の各導
電型チャネルのＦＥＴいわゆるＭＥＳ−ＦＥＴや、ＨＥ
ＭＴ（高電子移動度トランジスタ）等の電界効果トラン
ジスタとすることもできるなど、図１〜図６で説明した
半導体集積回路に限定されるものではないことも言うま
でもない。

【００４１】

【発明の効果】上述したように、本発明による半導体集
積回路装置によれば、そのキャパシタの最下層の電極、
すなわち第１のキャパシタ電極を、電界効果トランジス
タの半導体基板に対するオーミック電極によって構成せ
ずに、ゲート電極と同一導電層によって形成したことに
よって、前述したモホロジーの低下の問題を解決でき、
静電耐圧が改善され、信頼性の高いキャパシタ、したが
って半導体集積回路を構成できる。

【００４２】また、このキャパシタを、電界効果トラン
ジスタのゲート電極と同一導電層によって第１のキャパ
シタ電極を形成し、第１の層間絶縁層によって第１のキ
ャパシタ電極上の第１の誘電体層を形成し、更に、第２
のキャパシタ電極を第１の配線層と同一導電層によって
形成する構成としたことから、本発明による半導体集積
回路装置によれば、その製造において製造工程数の増大
化が回避される。

【００４３】そして、更に、第２のキャパシタ電極上
に、第２の層間絶縁層による第２の誘電体層とし、これ
の上に第２の配線層を構成する導電層によって第３のキ
ャパシタ電極を構成することによって、第１および第２
のキャパシタ電極間に第１の静電容量Ｃ₁ を形成し、第
２および第３のキャパシタ電極間に第２の静電容量Ｃ₂
を積層構造を採って形成し、これら静電容量Ｃ₁ および
Ｃ₂ を並列に接続した構成とすることによって、小なる
占有面積をもって、大容量のキャパシタを構成できるこ
とから、全体の小型化がはかられた、特性にすぐれたＭ
ＭＩＣを構成することができる。

【００４４】そして、上述したようにその製造において
は、工程数の増加を回避できることから量産的に、した
がって、コスト高の招来を回避できる。

【図面の簡単な説明】

【図１】本発明による半導体集回路装置の一例の概略断
面図である。

【図２】本発明装置の製造方法の一例の工程図（その
１）である。Ａ〜Ｃは、その各工程における断面図であ
る。

【図３】本発明装置の製造方法の一例の工程図（その
２）である。ＤおよびＥは、その各工程における断面図
である。

【図４】本発明装置の製造方法の一例の工程図（その
３）である。ＦおよびＧは、その各工程における断面図
である。

【図５】本発明装置の製造方法の一例の工程図（その
４）である。ＨおよびＩは、その各工程における断面図
である。

【図６】本発明装置の製造方法の一例の工程図（その
５）である。ＪおよびＫは、その各工程における断面図
である。

【図７】従来の半導体集積回路装置の一例の断面図であ
る。

【図８】従来の半導体集積回路装置の他の一例の断面図
である。

【図９】従来の半導体集積回路装置の他の一例の断面図
である。

【符号の説明】

５０ 半導体基板、５１ 電界効果トランジスタＦＥ
Ｔ、５２ キャパシタ、５３ ゲート電極、５４ 第１
のキャパシタ電極、５５ 導電層、５６ 第１の層間絶
縁層、５７ 第１の誘電体層、５８ 第１の配線層、５
９ 第２のキャパシタ電極、６０ 導電層、６１ 第２
の層間絶縁層、６２ 第２の誘電体層、６３ 第２の配
線層、６４ 第３のキャパシタ電極、６５ 導電層、６
６ ソース／ドレイン領域、６７ チャネル形成領域、
６８ 表面絶縁層、６９ ゲート領域、７０ フォトレ
ジスト層、７０Ｗ，７１Ｗ 開口、７２ 電極材料層、
７３ソース／ドレイン電極、７４ コンタクト導電層、
７５ フォトレジスト層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 共通の半導体基板に、少なくとも電界効
   果トランジスタとキャパシタとを含む回路素子が形成さ
   れる半導体集積回路装置において、 上記電界効果トランジスタのゲート電極と第１のキャパ
   シタ電極とが同一導電層によって形成され、 第１の層間絶縁層によって上記第１のキャパシタ電極上
   に第１の誘電体層が形成され、 第１の配線層と第２のキャパシタ電極とが同一導電層に
   よって形成されてなり、 上記第１および第２のキャパシタ電極は、上記第１の誘
   電体層を介して対向され、両者間に第１の静電容量を形
   成してなることを特徴とする半導体集積回路装置。
2. 【請求項２】 上記第２のキャパシタ電極上に第２の層
   間絶縁層による第２の誘電体層が形成され、 第２の配線層と第３のキャパシタ電極とが同一導電層に
   よって形成され、 上記第２および第３のキャパシタ電極は、上記第２の誘
   電体層を介して対向され、両者間に第２の静電容量を形
   成し、 上記第１および第２の静電容量が並列に接続されてなる
   ことを特徴とする請求項１に記載の半導体集積回路装
   置。
3. 【請求項３】 上記ゲート電極および第１のキャパシタ
   電極を構成する導電層がＴｉとＰｔとＡｕの各層の積層
   構造によることを特徴とする請求項１に記載の半導体集
   積回路装置。