JP3483488B2

JP3483488B2 - 半導体装置の製造方法

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Publication number: JP3483488B2
Application number: JP03286799A
Authority: JP
Inventors: 信明徳重
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-02-10
Filing date: 1999-02-10
Publication date: 2004-01-06
Anticipated expiration: 2019-02-10
Also published as: JP2000232201A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳細には、電圧依存性と寄生容量の影響
とが極めて少ない容量素子を含む半導体装置の製造方法
に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】近年、
ＡＤ、ＤＡコンバータ等のアナログ又はアナログデジタ
ルＬＳＩに内蔵するフィルター回路や積分回路の精度を
向上するために、電圧依存性のない容量素子が望まれて
いる。この電圧依存性は次式で与えられる。電圧依存性γ＝（Ｃ（Ｖ）−Ｃ（０））／Ｃ（０）×Ｖ
×１０⁶(ppm/V) ここで、Ｃ（Ｖ）、Ｃ（０）は印加電圧Ｖ及び０の時の
キャパシタの容量値である。

【０００３】特に、高精度なＡＤ、ＤＡコンバータでは
低い電圧依存性が要求される。例えば、１４ｂｉｔのＡ
Ｄコンバータでは１００ｐｐｍ以下の電圧依存性が求め
られている。電圧依存性を向上させるために、相異なる
導電性に設定された電極を有する容量素子が、例えば、
特開平５−８２７３３号公報に示されている。この容量
素子は図４に示したように、シリコン酸化膜１上に形成
され、互いに電気的に接続されたＮ型ポリシリコン層２
２とＰ型ポリシリコン層２３とを有し、これらＮ型ポリ
シリコン層２２及びＰ型ポリシリコン層２３上にシリコ
ン窒化膜５及び上部電極６が順次形成された構成を有し
ている。

【０００４】図４に示される容量素子は、以下のように
して製造される。まず、シリコン酸化膜１上に、厚さ約
４００ｎｍのポリシリコン層を形成し、フォトレジスト
をマスクとして用いて、このポリシリコン層を容量素子
の下部電極にパターニングする。次いで、フォトレジス
トをマスクとして用いて、ポリシリコン層に、Ｎ型不純
物としてＡｓ等を１×１０¹⁶ｃｍ^-2、Ｐ型不純物として
Ｂ等を１×１０¹⁶ｃｍ^-2各々別々の領域にイオン注入
し、熱処理をして、Ｎ型ポリシリコン層２２及びＰ型ポ
リシリコン層２３を形成する。続いて、厚さ約５００ｎ
ｍのシリコン酸化膜等の層間絶縁膜４を形成した後、容
量形成部分の層間絶縁膜４をエッチング除去する。その
後、得られたシリコン酸化膜１上に、容量絶縁膜として
厚さ約５０ｎｍのシリコン窒化膜５を形成する。次に、
フォトレジストをマスクとして用いて、シリコン窒化膜
５と層間絶縁膜４とを選択的にエッチングして、下部電
極のコンタクト孔を開孔し、厚さ約１μｍのアルミニウ
ム膜を形成する。最後にフォトレジストをマスクとして
用いて、アルミニウム膜を選択的にエッチングして上部
電極６、第１下部電極８ａ及び第２下部電極８ｂを形成
する。なお、第１下部電極８ａと第２下部電極８ｂは電
気的に接続される。しかし、この容量素子では、相異な
る導電領域を同一ポリシリコン層に形成するためにフォ
トレジストをマスクとして用いてイオン注入するが、公
知のフォトリソグラフィ工程では、アライメントずれが
生じるため、相異なる導電領域を同一面積で一つのポリ
シリコン層に並列接続させることは困難である。

【０００５】また、相異なる導電領域をイオン注入によ
り同一ポリシリコン層に形成しようとすると、イオン注
入後の熱処理によって、その界面において不純物の拡散
現象が起こり、所望のプロファイルを有する相異なる導
電領域を並列接続することは困難である。その結果、並
列接続された容量間で実効面積が異なってしまうという
問題を有していた。よって、このような構造の容量素子
を用いてフィルタを形成した場合には、容量値が電圧に
よって変化するため、信号に歪が発生することとなり、
このような容量素子は、高精度のアナログ信号処理回路
やＡＤコンバータ等には使用できないという問題があ
る。

【０００６】また、寄生容量の影響を小さくするため
に、フィールド酸化膜上に２層のポリシリコン層でキャ
パシタを形成したり、ＳＯＩ（Silicon On Insulator）
基板を用いたりする方法がとられている。しかし、この
ような方法を採用するのみでは電圧依存性は低減され
ず、電圧依存性と寄生容量の影響の低下の双方において
十分な性能を有する半導体装置は未だ得られていないの
が現状である。本発明は、上記課題を鑑みなされたもの
であり、容量値の電圧依存性の極めて小さい、かつ寄生
容量の影響の極めて少ない容量素子を含む半導体装置の
製造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明によれば、所定間
隔を有して配置され、かつ相異なる導電型を有する複数
の下層半導体層と、これら下層半導体層を被覆する容量
絶縁膜と、該容量絶縁膜上に形成された上層導電性薄膜
とからなる容量素子を含む半導体装置の製造方法であっ
て、基板上に半導体層を形成した後、該半導体層を所定
間隔有して配置される複数の下層半導体層にパターニン
グし、該下層半導体層を１つおきに被覆するマスクを用
いて、該下層半導体層の１つおきに一方の導電型を有す
る不純物を拡散させ、次いで、前記一方の導電型の下層
半導体層を被覆するマスクを用いて、前記一方の導電型
を有しない下層半導体層に他方の導電型を有する不純物
を拡散させることを特徴とする半導体装置の製造方法が
提供される。

【０００８】

【０００９】

【００１０】

【００１１】

【発明の実施の形態】本発明における半導体装置は、下
層半導体層と容量絶縁膜と上層導電性薄膜とからなる容
量素子を含んでなる。また、このような容量素子を含む
限り、ＰＭＯＳ、ＮＭＯＳ及びＣＭＯＳトランジスタ、
バイポーラトランジスタ、デュアルゲート型トランジス
タ等が含まれていてもよいし、さらに、別の容量素子、
トランジスタ及び／又は抵抗等の素子や、メモリ及び／
又は論理回路等の所望の回路を含んでいてもよい。

【００１２】容量素子の下層半導体層は、通常電極材料
として使用される半導体層であれば特に限定されるもの
ではなく、例えば、シリコン、ゲルマニウム等の半導
体、ＧａＡｓ、ＡｌＧａＡｓ等の化合物半導体等が挙げ
られる。なかでも、多結晶のシリコン層が好ましい。こ
の際の膜厚は、得られる半導体装置の動作電圧、性能等
により適宜調整することができ、例えば、２００〜５０
０ｎｍ程度が挙げられる。なお、下層半導体層は、通
常、半導体基板上、半導体基板上に形成された絶縁膜や
層間絶縁膜の上に形成されることが好ましい。また、基
板として、半導体基板、埋め込み酸化膜、表面半導体層
からなるＳＯＩ基板を使用する場合には、ＳＯＩ基板の
表面半導体層上、表面半導体層上に形成された絶縁膜上
に形成されてもよいし、表面半導体層自体を下層半導体
層として形成してもよい。

【００１３】下層半導体層は、複数個、ストライプ状に
形成されており、各ストライプ状の下層半導体層は、所
定間隔を有して、離れて配置されている。なお、下層半
導体層は、容量素子を形成する領域以外の領域において
電気的に接続されているが、例えば、櫛形形状のよう
に、各半導体層が延設されて一個所で互いに接続されて
いてもよいし、所望の配線により別個に形成された各半
導体層が接続されていてもよい。ここでストライプ状の
下層半導体層の数は、特に限定されるものではないが、
例えば、２〜２０程度が挙げられる。なかでも、偶数個
形成されることが好ましい。また、ストライプ状の下層
半導体層の幅は、特に限定されるものではないが、容量
素子を構成する下層半導体層が同じ面積になるように、
同じ幅で形成されていることが好ましい。例えば、０．
２〜１μｍ程度の幅が挙げられる。ストライプ形状の長
手方向の長さは特に限定されるものではないが、容量素
子を構成する下層半導体層は、それぞれ略同じ長さとす
ることが好ましい。さらに、各下層半導体層間の間隔
は、特に限定されるものではないが、後述する下層半導
体層を相異なる導電型に設定する際に行われるフォトリ
ソグラフィ工程におけるマスクのアライメントずれを考
慮して決定することができる。つまり、マスクのアライ
メントずれをおこしても、各下層半導体層をいずれかの
導電型に確実に設定できる程度の間隔を離しておくこと
が好ましい。具体的には、０．２〜０．５μｍ程度が挙
げられる。なお、下層半導体層は、公知の方法、例え
ば、ＣＶＤ法等による半導体層の堆積、フォトリソグラ
フィ及びエッチング工程によるパターニングにより、所
望の形状に形成することができる。

【００１４】また、下層半導体層は、相異なる導電型で
交互に配置していることが好ましい。ここでの導電型
は、Ｎ型及びＰ型を意味する。このように、下層半導体
層の導電型を交互に配置させることにより、下層半導体
層間で寄生容量が発生した場合でもその容量を均等に相
殺させることができる。Ｎ型の下層半導体層は、例え
ば、リン、砒素等の不純物を１×１０¹⁹〜１×１０²¹ｃ
ｍ^-3の濃度で、Ｐ型の下層半導体層は、例えば、ボロ
ン、ＢＦ²⁺等の不純物を１×１０¹⁹〜１×１０²¹ｃｍ ^-3
の濃度で含有していることが挙げられる。下層半導体層
を所望の導電型にする方法は、Ｎ型又はＰ型とする下層
半導体層が形成された領域を被覆するレジストパターン
を形成し、このレジストパターンをマスクとして用い
て、Ｐ型又はＮ型の不純物をイオン注入するか、熱拡散
し、さらにＰ型又はＮ型とされた下層半導体層を被覆す
るレジストパターンを形成し、このレジストパターンを
マスクとして用いて、Ｎ型又はＰ型の不純物をイオン注
入するか、熱拡散する方法等が挙げられる。

【００１５】なお、容量素子を形成する基板と同一基板
上には、トランジスタやトランジスタを含む回路等がさ
らに形成されていてもよいが、この場合には、容量素子
の下層半導体層が、トランジスタを構成するゲート電極
と同一層を用いて形成することが好ましく、さらに、同
一の工程で形成することが好ましい。特に、容量素子と
同一基板上に形成されるトランジスタが、デュアルゲー
ト型トランジスタである場合には、好ましくは同一層を
用いて、容量素子の下層半導体層とトランジスタを構成
するゲート電極とをパターニングした後、Ｎ型又はＰ型
の下層半導体層とＮ型又はＰ型のゲート電極とに同時
に、Ｎ型又はＰ型の不純物を拡散させ、さらに、Ｐ型又
はＮ型の下層半導体層とＰ型又はＮ型のゲート電極とに
同時に、Ｐ型又はＮ型の不純物を拡散させることによ
り、容量素子の下層半導体層とトランジスタを構成する
ゲート電極とを同時に形成することことが好ましい。

【００１６】容量素子の容量絶縁膜は、上述した複数の
下層半導体層を被覆するように形成されている。容量絶
縁膜は、例えば、シリコン酸化膜；シリコン窒化膜；Ｐ
ＺＴ、ＰＬＺＴ等の強誘電体膜；ＰｂＺｒＯ₃、ＰｂＺ
ｒＯ₃とＰｂＴｉＯ₃との固溶体等の反強誘電体膜等の単
層又は積層膜で形成することができる。容量絶縁膜の膜
厚は特に限定されるものではないが、例えば、１０〜５
０ｎｍ程度が挙げられる。容量絶縁膜の形状は特に限定
されるものではないが、異なる導電型の下層半導体層を
少なくとも１個づつ被覆するような形状とすることが必
要である。なお、容量絶縁膜は、公知の方法、例えば、
ＣＶＤ法、ＭＯＣＶＤ法、スパッタ法、蒸着法、ゾルゲ
ル法等により上記材料による膜を成膜し、フォトリソグ
ラフィ及びエッチング工程により所望の形状にパターニ
ングして形成することができる。

【００１７】容量素子の上層導電性薄膜は、通常電極材
料として使用される導電性材料からなる薄膜であれば特
に限定されるものではなく、例えば、アルミニウム、ニ
ッケル、銅、銀、金、白金、タングステン、タンタル、
モリブデン、チタン、コバルト、パラジウム等の単層、
合金層又はこれらの積層層で形成することができる。上
層導電性薄膜の膜厚は特に限定されるものではないが、
例えば、１０〜１０００ｎｍ程度が挙げられる。上層導
電性薄膜の形状は特に限定されるものではないが、下層
半導体層と直接接触しないように、容量絶縁膜と同一形
状又は容量絶縁膜よりも小さい形状とすることが好まし
い。なお、上層導電性薄膜は、公知の方法、例えば、ス
パッタ法、蒸着法等により上記材料からなる膜を成膜
し、フォトリソグラフィ及びエッチング工程により所望
の形状にパターニングして形成することができる。

【００１８】なお、容量素子を形成する基板と同一基板
上に、トランジスタやトランジスタを含む回路等がさら
に形成されている場合には、容量素子の上層導電性薄膜
が、トランジスタ用の配線と同一層を用いて形成するこ
とが好ましく、さらに同一の工程で形成することが好ま
しい。以下、本発明の半導体装置の製造方法の実施の形
態を、図面に基いて説明する。

【００１９】実施の形態１この実施の形態の容量素子を図１に示す。この容量素子
は、シリコン酸化膜１上に、互いに電気的に接続された
複数のＮ型ポリシリコン層２と複数のＰ型ポリシリコン
層３とが交互に配置され、これら複数のＮ型ポリシリコ
ン層２及びＰ型ポリシリコン層３を被覆するシリコン窒
化膜５と上部電極６とが順次形成された構成を有してい
る。

【００２０】図1の容量素子は、以下のように製造する
ことができる。まず、シリコン酸化膜１上に、厚さ約４
００ｎｍのポリシリコン層を形成し、フォトレジストを
マスクとして用いて、ポリシリコン層を、同一サイズで
等間隔に配置するように、複数の容量下部電極にパター
ニングする。次に、フォトレジストを用いてパターニン
グされたポリシリコン層を１つおきにマスクし、Ｎ型不
純物としてＡｓ（ヒ素）等を１×１０¹⁶ｃｍ^-2でイオン
注入し、さらに、このフォトレジストを除去した後、Ｎ
型不純物が注入されたポリシリコンをフォトレジストを
用いてマスクし、Ｐ型不純物としてＢ（ボロン）等を１
×１０¹⁶ｃｍ^-2イオン注入する。その後、このフォトレ
ジストを除去し、不活性ガス中で熱処理をしてＮ型ポリ
シリコン層２とＰ型ポリシリコン層３を複数個、交互に
形成する。続いて、得られたシリコン酸化膜1上に、厚
さ約５００ｎｍのシリコン酸化膜等の層間絶縁膜４を形
成し、フォトレジストをマスクとして用いて容量形成部
分の層間絶縁膜４をエッチング除去する。その後、容量
絶縁膜として厚さ約５０ｎｍのシリコン窒化膜５を形成
する。次に、フォトレジストをマスクとして用いて、層
間絶縁膜４を選択的にエッチングし、下部電極のコンタ
クト孔（図示せず）を開孔する。その後、厚さ約１μｍ
のアルミニウム膜を形成する。最後にフォトレジストを
マスクとして用いて、アルミニウム膜を選択的にエッチ
ングして上部電極６を形成する。

【００２１】このような容量素子は、容量下部電極とな
るＮ型ポリシリコン層２とＰ型ポリシリコン層３とを複
数個、交互に配置し、かつ並列接続したため、個々の容
量素子の電圧依存性を互いに打ち消すことになり、より
高精度な容量素子を得ることができる。

【００２２】実施の形態２この実施の形態では、上記容量素子を、ＳＯＩ基板を用
いて、デュアルゲートプロセスに適用した半導体装置に
ついて説明する。この実施の形態の半導体装置を図２に
示す。この半導体装置は、容量素子とデュアルゲート構
造のトランジスタとを有している。容量素子は、シリコ
ン基板１３、埋め込み酸化膜１１及び表面シリコン層１
２からなるＳＯＩ基板上に、櫛形形状のポリシリコン層
であって、櫛の歯形状のそれぞれがＮ型ポリシリコン層
２とＰ型ポリシリコン層３として交互に配置され、これ
ら複数のＮ型ポリシリコン層２及びＰ型ポリシリコン層
３を被覆するシリコン窒化膜５と上部電極６とが順次形
成された構成を有している。

【００２３】デュアルゲート構造のトランジスタは、素
子分離膜１４が形成された表面シリコン層１２に上にゲ
ート絶縁膜を介してＮ型ゲート電極９及びＰ型ゲート電
極１０が形成され、これらＮ型ゲート電極９及びＰ型ゲ
ート電極１０上には層間絶縁膜１５、層間絶縁膜１５上
には配線７が形成されており、配線７は層間絶縁膜１５
内に形成されたコンタクトプラグ１６を介して各トラン
ジスタに接続されて構成されている。この半導体装置
は、以下の方法により形成することができる。

【００２４】まず、基板としてＳＯＩ基板を用いる。こ
れは、このプロセスで作製されたデバイスの配線等に起
因する寄生容量を低減するためである。ＳＯＩ基板にお
けるトランジスタの形成領域において、表面シリコン層
に素子分離膜１４、ゲート酸化膜を形成する。その後、
得られた基板上にポリシリコン層を堆積し、公知のフォ
トリソグラフィ及びエッチング工程により、ポリシリコ
ン層を、ゲート電極及び容量素子の下部電極となるポリ
シリコン層にパターニングする。なお、この際の容量素
子の下部電極は櫛形形状とし、容量素子が形成される部
分、つまり櫛の各歯の部分の面積が等しくなるようにす
る。ここで容量素子を形成する櫛の各歯の面積を同一面
積とするのは、異なる導電領域の実効的な面積を同じに
し、電圧依存性のない容量素子を形成するためである。

【００２５】その後、容量素子の下部電極となるポリシ
リコン層に、実施の形態１と同様に、異なる導電型が交
互に配置されるようにイオン注入する。なお、この際、
同時に、トランジスタ形成領域におけるゲート電極に
も、各導電型の不純物をそれぞれイオン注入する。すな
わち、ゲート電極にＮ型の不純物をイオン注入する場合
には、下部電極となるポリシリコン層にもＮ型の不純物
をイオン注入する。このイオン注入は、例えば、³¹Ｐ⁺
を１５ｋｅＶで行う。また、ゲート電極にＰ型の不純物
をイオン注入する場合には、下部電極となるポリシリコ
ン層にもＰ型の不純物をイオン注入する。このイオン注
入は、例えば、⁴⁹ＢＦ²⁺を２０ｋｅＶで行なう。ここ
で、櫛の歯形状のポリシリコン層の導電型を交互に配置
するのは、下部電極間で寄生的な容量が発生した場合
に、互いに相殺させるためである。

【００２６】続いて、得られた基板を、不活性ガス雰囲
気で熱処理する。これによりＮ型ゲート電極９、Ｎ型ポ
リシリコン層２、Ｐ型ゲート電極１０及びＰ型ポリシリ
コン層３が形成される。次に、得られた基板上全面に、
容量絶縁膜として厚さ約５０ｎｍのシリコン窒化膜５を
形成し、フォトリソグラフィ及びエッチング工程によ
り、容量素子が形成される領域以外の領域上に存在する
シリコン窒化膜５をエッチング除去する。その後、得ら
れた基板上全面に、層間絶縁膜１５を形成し、層間絶縁
膜１５がトランジスタ形成領域上にのみ配置するように
パターニングするとともに、コンタクトホールを形成す
る。なお、ここでのシリコン窒化膜５のエッチング除
去、層間絶縁膜のパターニング、コンタクトホールの形
成等が、同時に行えるならば、各工程のいずれかを省略
してもよい。

【００２７】続いて、タングステンプラグによりコンタ
クトホールを埋め込み、その後、厚さ約１μｍのアルミ
ニウム膜を堆積する。次に、フォトリソグラフィ及びエ
ッチング工程により、アルミニウム膜をパターニング
し、配線７及び上部電極６を形成する。このような半導
体装置においては、容量素子は、容量下部電極となるＮ
型ポリシリコン層２とＰ型ポリシリコン３とを交互に、
かつ同一面積で構成されるため、互いに反対の導電性及
び電圧依存性をもつ容量素子並列接続がで形成できるた
め、反対の電圧依存性をそれぞれ打ち消すことができ、
極めて電圧依存性の小さい容量素子を実現できる。

【００２８】実施の形態３この実施の形態では、ＳＯＩ基板の表面シリコン層を容
量素子の下部電極に適用した半導体装置について説明す
る。この実施の形態の半導体装置を図３に示す。この半
導体装置は、容量素子とデュアルゲート構造のトランジ
スタとを有しており、容量素子が埋め込み酸化膜１１上
に直接形成されており、ＳＯＩ基板の表面シリコン層を
利用して下部電極が形成されている以外は、図2に示す
半導体装置と実質的に同様である。この半導体装置は、
以下の方法により形成することができる。まず、基板と
してＳＯＩ基板を用い、実施の形態２と同様に、ＳＯＩ
基板におけるトランジスタの形成領域において、表面シ
リコン層に素子分離膜１４、ゲート酸化膜、ポリシリコ
ン層を形成し、このポリシリコン層をゲート電極にパタ
ーニングする。

【００２９】その後、容量素子の下部電極を形成するた
めに、容量素子の形成領域における表面シリコン層を、
公知のフォトリソグラフィ及びエッチング工程で、櫛形
形状にパターニングする。この際、櫛の各歯は、同一面
積となるようにパターニングする。以降の工程を実施の
形態２と同様に行うことにより、半導体装置を完成す
る。このような半導体装置においては、容量素子は、容
量下部電極となるＮ型ポリシリコン層２とＰ型ポリシリ
コン３とが、ＳＯＩ基板の表面シリコン層により形成さ
れるため、実施の形態２に比較してさらに寄生容量を低
減することが可能となる。

【００３０】

【発明の効果】本発明によれば、容量素子の下層半導体
層が、所定間隔を有して配置され、かつ相異なる導電型
を有する複数の半導体層から構成されるため、容量素子
に印加する電圧に対する容量値の電圧依存性を異ならせ
ることができる。よって、互いに電圧依存性を打ち消す
ことができるため、電圧依存性の小さい容量素子を実現
することができ、ＡＤ、ＤＡコンバータ等のアナログ又
はアナログデジタルＬＳＩに内蔵するフィルター回路や
積分回路においても、高精度で電圧依存性のない容量素
子として使用することが可能となる。しかも、容量素子
の下層半導体層が複数個形成されているため、その側壁
も容量部として使用でき、容量部の面積の縮小化を図る
ことが可能となり、半導体装置の縮小化、低コスト化、
システムオンチップ化を実現することができる。

【００３１】また、下層半導体層が、偶数個、交互に相
異なる導電型が配置してなる場合には、下層半導体層間
で寄生容量が発生しても、均等に、互いの電圧依存性を
打ち消すことができ、極めて電圧依存性の小さい容量素
子を実現できる。さらに、複数の下層半導体層が同一面
積で形成されてなる場合には、相異なる導電型の容量依
存性を確実に相殺することができる。また、下層半導体
層が、半導体基板と、埋め込み酸化膜と表面半導体層と
からなるＳＯＩ基板の表面半導体層により形成されてな
る場合には、容量依存性を低減させることができるとと
もに、デバイスの配線等に起因する寄生容量をさらに低
減することができる。

【００３２】また、同一基板上に容量素子とトランジス
タとを有する半導体装置であって、本発明の容量素子の
下層半導体層がトランジスタを構成するゲート電極と同
一層で形成されている場合、上層導電性薄膜がトランジ
スタ用配線と同一層である場合には、その製造工程を簡
略化することができ、製造コストの増加を防止すること
ができる。

【００３３】さらに、同一基板上に本発明の容量素子と
デュアルゲート型トランジスタとを有する半導体装置で
ある場合には、容量素子の一方の導電型を有する下層半
導体層とトランジスタを構成する一方の導電型を有する
ゲート電極とを同時に形成し、容量素子の他方の導電型
を有する下層半導体層とトランジスタを構成する他方の
導電型を有するゲート電極とを同時に形成することがで
き、その製造工程を簡略化、ひいては製造コストの増加
を防止することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示す要部の概
略断面図である。

【図２】本発明の半導体装置の別の実施例を示す要部の
概略断面図である。

【図３】本発明の半導体装置のさらに別の実施例を示す
要部の概略断面図である。

【図４】従来の半導体装置を示す要部の概略断面図であ
る。

【符号の説明】

１シリコン酸化膜２Ｎ型ポリシリコン層（下層半導体層）３Ｐ型ポリシリコン層（下層半導体層）４層間絶縁膜５シリコン窒化膜（容量絶縁膜）６上部電極（上層導電性薄膜）７配線９Ｎ型ゲート電極１０Ｐ型ゲート電極１１埋め込み酸化膜１２表面シリコン層１３シリコン基板１４素子分離膜１５層間絶縁膜１６コンタクトプラグ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/06 H01L 27/12

Claims

(57)【特許請求の範囲】

【請求項１】所定間隔を有して配置され、かつ相異な
る導電型を有する複数の下層半導体層と、これら下層半
導体層を被覆する容量絶縁膜と、該容量絶縁膜上に形成
された上層導電性薄膜とからなる容量素子を含む半導体
装置の製造方法であって、基板上に半導体層を形成した後、該半導体層を所定間隔
有して配置される複数の下層半導体層にパターニング
し、該下層半導体層を１つおきに被覆するマスクを用い
て、該下層半導体層の１つおきに一方の導電型を有する
不純物を拡散させ、次いで、前記一方の導電型の下層半
導体層を被覆するマスクを用いて、前記一方の導電型を
有しない下層半導体層に他方の導電型を有する不純物を
拡散させることを特徴とする半導体装置の製造方法。
【請求項２】複数の下層半導体層が、偶数個、相異な
る導電型が交互に配置してなる請求項１に記載の半導体
装置の製造方法。
【請求項３】複数の下層半導体層が、同一面積で形成
されてなる請求項１又は２に記載の半導体装置の製造方
法。
【請求項４】下層半導体層が、半導体基板と、埋め込
み酸化膜と表面半導体層とからなるＳＯＩ基板の表面半
導体層により形成されてなる請求項１〜３のいずれか1
つに記載の半導体装置の製造方法。
【請求項５】容量素子が、トランジスタと同一基板上
にあり、容量素子の下層半導体層が、トランジスタを構成するゲ
ート電極と同一層にある請求項１〜４のいずれか1つに
記載の半導体装置の製造方法。
【請求項６】上層導電性薄膜が、トランジスタ用配線
と同一層である請求項１〜５のいずれか１つに記載の半
導体装置の製造方法。
【請求項７】容量素子が、デュアルゲート型トランジ
スタと同一基板上にあり、容量素子の一方の導電型を有する下層半導体層とトラン
ジスタを構成する一方の導電型を有するゲート電極とを
同時に形成し、容量素子の他方の導電型を有する下層半
導体層とトランジスタを構成する他方の導電型を有する
ゲート電極とを同時に形成する請求項１〜６のいずれか
１つに記載の半導体装置の製造方法。