JP2002237541A - SiGeBiCMOS集積化技法によるポリシリコン−ポリシリコン間キャパシタの形成方法 - Google Patents
SiGeBiCMOS集積化技法によるポリシリコン−ポリシリコン間キャパシタの形成方法Info
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Abstract
される、複雑でなく安価なポリシリコン−ポリシリコン
間キャパシタを形成する方法を提供すること。 【解決手段】 BiCMOSプロセスと一体化されたポ
リシリコン−ポリシリコン間キャパシタを形成する方法
が、CMOSトランジスタのゲート電極の付着の間に、
ポリシリコン−ポリシリコン間キャパシタの下部プレー
ト電極を形成するステップと、ヘテロ接合バイポーラ・
トランジスタのSiGeベース領域の成長の間に、上部
SiGeプレート電極を形成するステップとを含む。
Description
わちバイポーラ相補型金属酸化膜半導体(CMOS))
技術に関し、特に、SiGeヘテロ接合バイポーラ・ト
ランジスタと一体化したポリシリコン−ポリシリコン間
キャパシタ、すなわちポリ−ポリ間キャパシタを形成す
る方法に関する。
S及びBiCMOS技術は、高度に複雑なアナログ/デ
ジタル・サブシステムを単一チップ上に集積化するため
に、広く使用されてきた。こうしたサブシステムでは、
高精度キャパシタが一般に要求される。
能であり、それらには拡散ポリ・キャパシタ、ポリ−ポ
リ間キャパシタ、金属−金属間キャパシタが含まれる。
今日の世代の集積素子の高精度キャパシタに対する要求
に応えるために、ポリ−ポリ間キャパシタがますます使
用されるようになった。
キャパシタは、高コストと理想的なキャパシタ特性との
間の歩み寄りである。なぜなら、これは比較的形成が容
易であり、拡散ポリ・キャパシタよりも優れた電気特性
を有するが、金属−金属間キャパシタに比べて劣る電気
特性を有するからである。しかしながら、金属−金属間
キャパシタは、ポリ−ポリ間キャパシタよりも形成する
のが困難である。
(すなわち拡散ポリ)キャパシタよりも、より線形なV
−C関係を有することが知られている。MOSキャパシ
タの誘電体は、高度にドープされた拡散領域上に熱的に
成長された酸化物から生じる。それにひきかえ、ポリ−
ポリ間キャパシタの誘電体は一般に、付着された化学気
相蒸着(CVD)酸化物であり、信頼性要求が結果の酸
化物を、熱酸化物により実現されるよりも厚くする。従
って、一般にMOSキャパシタでは、ポリ−ポリ間キャ
パシタに比べて、より高いキャパシタンス値が生じる。
方法が知られているが、ほとんどの従来方法はBiCM
OSプロセス法との一体化には適していない。従来方法
のBiCMOS一体化問題を鑑み、既存のポリシリコン
層及び従来のBiCMOSプロセスで使用されるマスキ
ング・ステップを用いて、ポリ−ポリ間キャパシタを形
成する新たな改善された方法を開発することが待望され
ている。特に、キャパシタの底部プレートがMOSトラ
ンジスタのゲートから形成され、キャパシタの頂部プレ
ートが、ヘテロ接合バイポーラ・トランジスタのベース
領域から形成される、ポリ−ポリ間キャパシタを形成す
る方法が開発されると非常に有益である。
OSまたはBiCMOS集積回路で使用される、複雑で
なく安価なポリ−ポリ間キャパシタを形成する方法を提
供することである。
及びマスキング・ステップを使用し、ポリ−ポリ間キャ
パシタを形成することにより、BiCMOS素子へのポ
リ−ポリ間キャパシタの一体化を低コストで達成する方
法を提供することである。
ロセスにおいて、MOSトランジスタのゲート、及びバ
イポーラ・トランジスタのSiGeベース構造を形成す
るために一般に使用されるステップ及び構造を用いて、
ポリ−ポリ間キャパシタを形成する方法を提供すること
である。
び利点が、本発明の方法により達成される。すなわち、
キャパシタの下部ポリシリコン層が、CMOSゲート電
極の付着の間に形成され、キャパシタの上部SiGeポ
リシリコン層が、SiGeヘテロ接合バイポーラ・トラ
ンジスタのベース領域の成長の間に形成される。大まか
に言えば、本方法は、CMOSトランジスタのゲート電
極の付着の間に、ポリ−ポリ間キャパシタの下部プレー
ト電極を形成するステップと、ヘテロ接合バイポーラ・
トランジスタのSiGeベース領域の成長の間に、上部
SiGeプレート電極を形成するステップとを含む。
次のステップ、すなわち、 a)ポリ−ポリ間キャパシタが形成される素子領域内の
分離領域の一部上に、第1のポリシリコン層を形成する
ステップと、 b)前記第1のポリシリコン層の周囲に、第1の窒化物
スペーサを形成するステップと、 c)前記第1のポリシリコン層及び前記第1の窒化物ス
ペーサ上に、窒化物層を付着するステップと、 d)前記第1のポリシリコン層内に第1の導電性タイプ
のイオンを注入し、前記ポリ−ポリ間キャパシタの下部
電極を形成するステップと、 e)前記窒化物層の一部を除去し、第2の窒化物スペー
サを形成し、前記下部電極の一部を露出するステップ
と、 f)前記下部電極の少なくとも前記露出部分上に、酸化
物層と、第2のポリシリコン層と、SiGe層とを含む
膜スタックを形成するステップと、 g)前記第1の導電性タイプとは異なる第2の導電性タ
イプのイオンを、前記SiGe層及び前記第2のポリシ
リコン層内に注入するステップと、 h)少なくとも前記SiGe層及び前記第2のポリシリ
コン層をエッチングし、前記ポリ−ポリ間キャパシタの
上部電極を形成するステップと、 i)前記上部電極の全ての露出面をサリサイド(salici
de)化するステップとを含む。
のポリ−ポリ間キャパシタを形成するために使用され
る。或いは、構造をサリサイド化する前に、露出された
上部電極の一部上に、パターン化された保護窒化物層が
形成される。
子が形成され、この方法は次のステップ、すなわち、 a)ポリ−ポリ間キャパシタが形成される素子領域内の
分離領域の一部上に、第1のポリシリコン層を形成する
ステップと、 b)前記第1のポリシリコン層の周囲に、第1の窒化物
スペーサを形成するステップと、 c)前記第1のポリシリコン層及び前記第1の窒化物ス
ペーサ上に、窒化物層を付着するステップと、 d)前記第1のポリシリコン層内に第1の導電性タイプ
のイオンを注入し、前記ポリ−ポリ間キャパシタの下部
電極を形成するステップと、 e)少なくとも前記窒化物層上に、酸化物層と、第2の
ポリシリコン層と、SiGe層とを含む膜スタックを形
成するステップと、 f)前記第1の導電性タイプとは異なる第2の導電性タ
イプのイオンを、前記SiGe層及び前記第2のポリシ
リコン層内に注入するステップと、 g)少なくとも前記SiGe層及び前記第2のポリシリ
コン層をエッチングし、前記ポリ−ポリ間キャパシタの
上部電極を形成するステップと、 h)前記上部電極の全ての露出面をサリサイド化するス
テップとを含む。
された保護窒化物層が、サリサイド化(salicidation)
以前に、露出された上部電極の少なくとも一部上に形成
される。
発明のポリ−ポリ間キャパシタの下部電極として作用
し、ドープされたSiGe層が、ドープされた第2のポ
リシリコン層と共に、ポリ−ポリ間キャパシタの上部電
極として作用する。
Sプロセスと一体化されるポリ−ポリ間キャパシタを形
成する方法を提供し、添付の図面を参照して詳述するこ
とにする。図面を通じて、同一の及び対応する要素は、
同一の対応する参照番号で示される。更に本発明の図面
では、BiCMOS素子のキャパシタ素子だけが示され
る。CMOS及びバイポーラ素子領域は図面では示され
ないが、これらは図示されるキャパシタ素子に隣接する
領域内に形成される。
の実施例において使用される様々な処理ステップを経
る、高キャパシタンスのポリ−ポリ間キャパシタの形成
過程が示される。特に、図1は分離領域12の一部上に
おける、第1のポリシリコン層14の形成を示す。また
分離領域12は、半導体基板10上に形成される。半導
体基板10は、Si、Ge、SiGe、GaAs、In
As、InP、及び全ての他のIII/V化合物半導体を
含む、従来の半導体材料から構成される。Si/Siま
たはSi/SiGeなどの積層基板も、ここでは考慮さ
れる。これらの半導体材料の中でも、半導体基板はSi
から構成されることが好ましい。半導体基板は、最終B
iCMOS構造内に存在するMOS素子のタイプに依存
するp型基板またはn型基板である。
化)領域またはトレンチ分離領域であり、図1に示され
るようなトレンチ分離領域が好ましい。LOCOS分離
が使用される場合、当業者には周知の従来の酸化プロセ
スが、分離領域12を形成するために使用される。他
方、図1に示されるような分離領域12がトレンチ分離
領域の場合、分離トレンチ領域が従来のリソグラフィ、
エッチング及びトレンチ・フィリングを用いて形成され
る。分離領域の形成は、当業者には周知の従来のプロセ
スを含むので、これに関する詳細についてはここでは述
べないことにする。
ポリ間キャパシタの下部電極となるが、CMOS素子領
域内にも形成され、CMOS素子領域内で、CMOS素
子のゲート電極として使用される。第1のポリシリコン
層14は本発明では、従来の付着プロセス、すなわち化
学気相蒸着(CVD)、プラズマ励起CVD、スパッタ
リング、化学溶液付着、または他の同様な付着プロセス
を用いて形成される。第1のポリシリコン層の厚さは異
なってもよいが、一般には第1のポリシリコン層は約5
00 乃至約5000 の厚さを有し、より好適には約
1000 乃至約2000 の厚さである。
リコン層の周囲に、第1の窒化物スペーサ16が形成さ
れる。特に第1の窒化物スペーサ16は、以前に形成さ
れた第1のポリシリコン層の露出された垂直端部上に形
成される。第1の窒化物スペーサは、Si3N4などの従
来の窒化物材料から成り、CVDやプラズマ励起CV
D、或いは他の同様の付着プロセスなどの、従来の付着
プロセスにより形成され、続いてリソグラフィ及びエッ
チングが施される。第1の窒化物スペーサ16の形成に
おいて使用されるエッチング・プロセスは、ポリシリコ
ンと比べて、窒化物を除去する高度な選択性を有する従
来のエッチング・プロセスである。
化物層18を形成した後の、ポリ−ポリ間キャパシタ構
造を示す。特に第2の窒化物層は、第1の窒化物スペー
サの形成において使用されたのと同一の、または異なる
従来の付着プロセスを用いて、第1のポリシリコン層1
4及び第1の窒化物スペーサ16上に形成される。更に
第2の窒化物層は、第1の窒化物スペーサ16と同一
の、または異なる窒化物含有材料から構成されてよい。
第2の窒化物層は、ポリ−ポリ間キャパシタの形成の間
に、隣接素子領域を保護する役目をする。
1の導電性タイプ(P型またはN型)のイオン20が、
第1のポリシリコン層14内に注入され、ポリ−ポリ間
キャパシタの下部電極22を形成する(図4参照)。ポ
リ−ポリ間キャパシタの下部電極を形成するために使用
されるイオン注入は、従来の注入エネルギで動作可能な
従来のイオン注入装置で行われる。この注入ステップで
使用されるドーパント・イオンの濃度は、当業者により
一般に使用される値内で変化し得る。更に、本発明のこ
のステップで使用されるドーパント・イオンのタイプ
は、形成される素子のタイプだけに依存する。
タを形成するために使用される本発明の第1の実施例に
よれば、第2の窒化物層が従来のリソグラフィを用いて
パターン化され、その後、ドープされたポリシリコンに
比べて、窒化物を除去する高度な選択性を有するエッチ
ング・プロセスが採用されて、第2の窒化物スペーサ2
4を形成する(図5参照)。具体的には、第2の窒化物
層18がエッチングされて、第2の窒化物層内にウィン
ドウ21を形成し、これが下側にある下部電極の一部を
露出する。
る構造上に膜スタック30が形成される。本発明によれ
ば、膜スタック30は酸化物層32、第2のポリシリコ
ン層34、及びSiGe層36から成る。酸化物層32
は本発明では、CVDなどの従来の付着プロセスにより
形成されるか、或いは従来の熱成長プロセスにより形成
される。酸化物層の厚さは異なり得るが、一般には膜ス
タック30の酸化物層32は、約50 乃至約200
の厚さを有する。
第1のポリシリコン層14の形成において使用される付
着プロセスと同一の、または異なる付着プロセスを用い
て形成される。ポリシリコン層34の厚さは異なり得る
が、一般には膜スタック30の第2のポリシリコン層3
4は、約100 乃至約1000 の厚さを有する。
の付着プロセス、例えば超高真空化学気相蒸着(UHV
CVD:ultra-high vacuum chemical vapor depositio
n)、分子線エピタキシ(MBE:molecular beam epit
axy)、急速加熱化学気相蒸着(RTCVD:rapid the
rmal chemical vapor deposition)、またはプラズマ増
強化学気相蒸着(PECVD:plasma-enhanced chemic
al vapor deposition)などにより形成され、バイポー
ラ・トランジスタ領域(図示せず)のSiGeベース領
域を形成するために使用される。SiGeの厚さは、特
定の厚さ範囲に制限されることはなく異なり得る。Si
Ge層を形成するために使用される前記の付着プロセス
の各々は、当業者には周知の従来の条件の使用を含む。
これらの条件は、SiGe層の形成において使用される
付着プロセスのタイプに依存して変化し得る。
0が形成された後、SiGe層36及び第2のポリシリ
コン層34がイオン注入プロセスにさらされ、第1の導
電性タイプとは異なる第2の導電性タイプのイオン38
が、層36及び34内に注入される。具体的には、前記
の第2のイオン注入ステップは、従来の注入エネルギで
動作可能な従来のイオン注入装置内で行われる。この注
入ステップで使用されるドーパント・イオンの濃度、す
なわち層36及び34のドーピングは、第1のポリシリ
コン層に注入されたドーパントのタイプに依存して異な
り得る。ドープ層40を形成する本発明のこのステップ
が図7に示される。ドープ層40は、SiGe層36と
第2のポリシリコン層34との組み合わせである。更
に、ドープ層40は本発明のポリ−ポリ間キャパシタの
上部電極として作用する。
34を第2の導電性タイプのイオンによりドープした
後、ドープ層40(すなわちドープされたSiGe層及
び第2のポリシリコン層)が、従来のリソグラフィ及び
エッチング・プロセスにさらされ、ドープされたSiG
e層及び第2のポリシリコン層が上部電極40にパター
ン化されて、図8に示される構造が形成される。ドープ
されたSiGe層及び第2のポリシリコン層のエッチン
グの間、下側にある酸化物層の一部もエッチングされ得
る。
なわちドープ層40が、任意的に、別のイオン注入プロ
セスにさらされ、追加の第2のイオンが上部電極に注入
される。この任意的な追加の注入ステップは、CMOS
素子領域内にソース及びドレイン領域(図示せず)を形
成する。図9は、上部電極の露出面が従来のサリサイド
化プロセスにさらされ、サリサイド領域42が形成され
た後の構造を示す。サリサイド化プロセスは、自己整合
的にシリサイド、つまりケイ化物を形成するプロセスで
あり、当業者には周知の従来のアニーリング温度及び時
間により行われる。
スを行う前に、本発明の第1の方法で使用される追加の
処理ステップを示す。具体的には、図10では図9の構
造において、ポリ−ポリ間キャパシタの水平面上にパタ
ーン化された保護窒化物層44が形成される。パターン
化された保護層は、従来の付着プロセスにより形成さ
れ、続いてリソグラフィ及びエッチングが行われる。図
11は、前述のサリサイド化プロセスを行った後の構造
を示す。
例を示し、そこでは第2の窒化物層18が様々な処理ス
テップを通じて構造内に残される。その結果、高電圧ポ
リ−ポリ間キャパシタ素子が生成される。具体的には、
図12乃至図15で示される構造を形成するために使用
される処理ステップは、図1乃至図4で示される処理ス
テップと同一である。図5で示されるように、窒化物層
をエッチングする代わりに、本発明のこの実施例の窒化
物層はエッチングされず、膜スタック30がそれ上に前
述の処理ステップを用いて形成され、図16に示される
構造が提供される。図17乃至図19は、ポリ−ポリ間
キャパシタが第2の窒化物層18を含む以外は図7乃至
図9と同一である。
護窒化物層が使用される、本発明の第2の実施例の任意
的なステップを示す。
の事項を開示する。
たポリシリコン−ポリシリコン間(以下、ポリ−ポリ間
と称す)キャパシタを形成する方法であって、CMOS
トランジスタのゲート電極の付着の間に、前記ポリ−ポ
リ間キャパシタの下部プレート電極を形成するステップ
と、ヘテロ接合バイポーラ・トランジスタのSiGeベ
ース領域の成長の間に、上部SiGeプレート電極を形
成するステップとを含む方法。 (2)前記下部プレート電極が、前記ポリ−ポリ間キャ
パシタが形成される素子領域内の分離領域の一部上に、
第1のポリシリコン層を形成するステップと、前記第1
のポリシリコン層の周囲に、第1の窒化物スペーサを形
成するステップと、前記第1のポリシリコン層及び前記
第1の窒化物スペーサ上に、窒化物層を付着するステッ
プと、前記第1のポリシリコン層内に第1の導電性タイ
プのイオンを注入し、前記ポリ−ポリ間キャパシタの前
記下部プレート電極を形成するステップとにより形成さ
れる、前記(1)記載の方法。 (3)前記上部SiGeプレート電極が、前記窒化物層
の一部を除去し、第2の窒化物スペーサを形成し、前記
下部プレート電極の一部を露出するステップと、前記下
部プレート電極の少なくとも前記露出部分上に、酸化物
層と、第2のポリシリコン層と、SiGe層とを含む膜
スタックを形成するステップと、前記第1の導電性タイ
プとは異なる第2の導電性タイプのイオンを、前記Si
Ge層及び前記第2のポリシリコン層内に注入するステ
ップと、少なくとも前記SiGe層及び前記第2のポリ
シリコン層をエッチングし、前記ポリ−ポリ間キャパシ
タの前記上部SiGeプレート電極を形成するステップ
と、前記上部SiGeプレート電極の全ての露出面をサ
リサイド化するステップとにより形成される、前記
(2)記載の方法。 (4)サリサイド化以前に、パターン化された保護窒化
物層が、前記上部SiGeプレート電極の一部上に形成
される、前記(3)記載の方法。 (5)前記上部SiGeプレート電極が、少なくとも前
記窒化物層上に、酸化物層と、第2のポリシリコン層
と、SiGe層とを含む膜スタックを形成するステップ
と、前記第1の導電性タイプとは異なる第2の導電性タ
イプのイオンを、前記SiGe層及び前記第2のポリシ
リコン層内に注入するステップと、少なくとも前記Si
Ge層及び前記第2のポリシリコン層をエッチングし、
前記ポリ−ポリ間キャパシタの前記上部SiGeプレー
ト電極を形成するステップと、前記上部SiGeプレー
ト電極の全ての露出面をサリサイド化するステップとに
より形成される、前記(2)記載の方法。 (6)サリサイド化以前に、パターン化された保護窒化
物層が、前記上部SiGeプレート電極の一部上に形成
される、前記(5)記載の方法。 (7)BiCMOSプロセスと一体化されたポリ−ポリ
間キャパシタを形成する方法であって、 a)ポリ−ポリ間キャパシタが形成される素子領域内の
分離領域の一部上に、第1のポリシリコン層を形成する
ステップと、 b)前記第1のポリシリコン層の周囲に、第1の窒化物
スペーサを形成するステップと、 c)前記第1のポリシリコン層及び前記第1の窒化物ス
ペーサ上に、窒化物層を付着するステップと、 d)前記第1のポリシリコン層内に第1の導電性タイプ
のイオンを注入し、前記ポリ−ポリ間キャパシタの下部
電極を形成するステップと、 e)前記窒化物層の一部を除去し、第2の窒化物スペー
サを形成し、前記下部電極の一部を露出するステップ
と、 f)前記下部電極の少なくとも前記露出部分上に、酸化
物層と、第2のポリシリコン層と、SiGe層とを含む
膜スタックを形成するステップと、 g)前記第1の導電性タイプとは異なる第2の導電性タ
イプのイオンを、前記SiGe層及び前記第2のポリシ
リコン層内に注入するステップと、 h)少なくとも前記SiGe層及び前記第2のポリシリ
コン層をエッチングし、前記ポリ−ポリ間キャパシタの
上部電極を形成するステップと、 i)前記上部電極の全ての露出面をサリサイド化するス
テップとを含む方法。 (8)サリサイド化以前に、パターン化された保護窒化
物層が、露出された前記上部電極の一部上に形成され
る、前記(7)記載の方法。 (9)前記第1のポリシリコン層が、化学気相蒸着(C
VD)、プラズマ励起CVD、スパッタリング、及び化
学溶液付着を含むグループから選択される付着プロセス
により形成される、前記(7)記載の方法。 (10)前記第1の窒化スペーサが付着及びエッチング
により形成される、前記(7)記載の方法。 (11)前記窒化物層が、化学気相蒸着(CVD)、プ
ラズマ励起CVD、スパッタリング、及び化学溶液付着
から選択される付着プロセスにより形成される、前記
(7)記載の方法。 (12)ステップf)で提供される前記SiGe層が、
超高真空化学気相蒸着(UHVCVD)、分子線エピタ
キシ(MBE)、急速加熱化学気相蒸着(RTCV
D)、またはプラズマ増強化学気相蒸着(PECVD)
を含むグループから選択される付着プロセスにより形成
される、前記(1)記載の方法。 (13)BiCMOSプロセスと一体化されたポリ−ポ
リ間キャパシタを形成する方法であって、 a)ポリ−ポリ間キャパシタが形成される素子領域内の
分離領域の一部上に、第1のポリシリコン層を形成する
ステップと、 b)前記第1のポリシリコン層の周囲に、第1の窒化物
スペーサを形成するステップと、 c)前記第1のポリシリコン層及び前記第1の窒化物ス
ペーサ上に、窒化物層を付着するステップと、 d)前記第1のポリシリコン層内に第1の導電性タイプ
のイオンを注入し、前記ポリ−ポリ間キャパシタの下部
電極を形成するステップと、 e)少なくとも前記窒化物層上に、酸化物層と、第2の
ポリシリコン層と、SiGe層とを含む膜スタックを形
成するステップと、 f)前記第1の導電性タイプとは異なる第2の導電性タ
イプのイオンを、前記SiGe層及び前記第2のポリシ
リコン層内に注入するステップと、 g)少なくとも前記SiGe層及び前記第2のポリシリ
コン層をエッチングし、前記ポリ−ポリ間キャパシタの
上部電極を形成するステップと、 h)前記上部電極の全ての露出面をサリサイド化するス
テップとを含む方法。 (14)サリサイド化以前に、パターン化された保護窒
化物層が、露出された前記上部電極の一部上に形成され
る、前記(13)記載の方法。 (15)前記第1のポリシリコン層が、化学気相蒸着
(CVD)、プラズマ励起CVD、スパッタリング、及
び化学溶液付着を含むグループから選択される付着プロ
セスにより形成される、前記(13)記載の方法。 (16)前記第1の窒化スペーサが付着及びエッチング
により形成される、前記(13)記載の方法。 (17)前記窒化物層が、化学気相蒸着(CVD)、プ
ラズマ励起CVD、スパッタリング、及び化学溶液付着
から選択される付着プロセスにより形成される、前記
(13)記載の方法。 (18)ステップe)で提供される前記SiGe層が、
超高真空化学気相蒸着(UHVCVD)、分子線エピタ
キシ(MBE)、急速加熱化学気相蒸着(RTCV
D)、またはプラズマ増強化学気相蒸着(PECVD)
を含むグループから選択される付着プロセスにより形成
される、前記(13)記載の方法。
パシタの形成プロセスにおいて、分離領域12の一部上
に第1のポリシリコン層14を形成するステップを示す
横断面図である。
パシタの形成プロセスにおいて、第1のポリシリコン層
の周囲に、第1の窒化物スペーサ16を形成するステッ
プを示す横断面図である。
パシタの形成プロセスにおいて、 図2に示される構造
上に第2の窒化物層18を形成するステップを示す横断
面図である。
パシタの形成プロセスにおいて、第1のポリシリコン層
14内に第1の導電性タイプのイオン20を注入し、ポ
リ−ポリ間キャパシタの下部電極22を形成するステッ
プを示す横断面図である。
パシタの形成プロセスにおいて、第2の窒化物層18を
パターン化し、その後エッチングして、第2の窒化物ス
ペーサ24を形成するステップを示す横断面図である。
パシタの形成プロセスにおいて、図5に示される構造上
に膜スタック30を形成するステップを示す横断面図で
ある。
パシタの形成プロセスにおいて、第2の導電性タイプの
イオン38の注入により、ドープ層40を形成するステ
ップを示す横断面図である。
パシタの形成プロセスにおいて、ドープ層40をパター
ン化し、エッチングして、上部電極40を形成するステ
ップを示す横断面図である。
パシタの形成プロセスにおいて、上部電極40の露出面
をサリサイド化し、サリサイド領域42を形成するステ
ップを示す横断面図である。
のポリ−ポリ間キャパシタの水平面上に、パターン化さ
れた保護窒化物層44を形成する、任意的なステップを
示す横断面図である。
化プロセスを行った後の構造を示す横断面図である。
ャパシタの形成プロセスにおいて、分離領域12の一部
上に第1のポリシリコン層14を形成するステップを示
す横断面図である。
ャパシタの形成プロセスにおいて、第1のポリシリコン
層の周囲に、第1の窒化物スペーサ16を形成するステ
ップを示す横断面図である。
ャパシタの形成プロセスにおいて、 図2に示される構
造上に第2の窒化物層18を形成するステップを示す横
断面図である。
ャパシタの形成プロセスにおいて、第1のポリシリコン
層14内に第1の導電性タイプのイオン20を注入し、
ポリ−ポリ間キャパシタの下部電極22を形成するステ
ップを示す横断面図である。
ャパシタの形成プロセスにおいて、図15に示される構
造上に膜スタック30を形成するステップを示す横断面
図である。
ャパシタの形成プロセスにおいて、第2の導電性タイプ
のイオン38の注入により、ドープ層40を形成するス
テップを示す横断面図である。
ャパシタの形成プロセスにおいて、ドープ層40をパタ
ーン化し、エッチングして、上部電極40を形成するス
テップを示す横断面図である。
ャパシタの形成プロセスにおいて、上部電極40の露出
面をサリサイド化し、サリサイド領域42を形成するス
テップを示す横断面図である。
造のポリ−ポリ間キャパシタの水平面上に、パターン化
された保護窒化物層44を形成する、任意的なステップ
を示す横断面図である。
化プロセスを行った後の構造を示す横断面図である。
Claims (11)
- 【請求項1】BiCMOSプロセスと一体化されたポリ
シリコン−ポリシリコン間(以下、ポリ−ポリ間と称
す)キャパシタを形成する方法であって、 CMOSトランジスタのゲート電極の付着の間に、前記
ポリ−ポリ間キャパシタの下部プレート電極を形成する
ステップと、 ヘテロ接合バイポーラ・トランジスタのSiGeベース
領域の成長の間に、上部SiGeプレート電極を形成す
るステップとを含む方法。 - 【請求項2】前記下部プレート電極が、 前記ポリ−ポリ間キャパシタが形成される素子領域内の
分離領域の一部上に、第1のポリシリコン層を形成する
ステップと、 前記第1のポリシリコン層の周囲に、第1の窒化物スペ
ーサを形成するステップと、 前記第1のポリシリコン層及び前記第1の窒化物スペー
サ上に、窒化物層を付着するステップと、 前記第1のポリシリコン層内に第1の導電性タイプのイ
オンを注入し、前記ポリ−ポリ間キャパシタの前記下部
プレート電極を形成するステップとにより形成される、
請求項1記載の方法。 - 【請求項3】前記上部SiGeプレート電極が、 前記窒化物層の一部を除去し、第2の窒化物スペーサを
形成し、前記下部プレート電極の一部を露出するステッ
プと、 前記下部プレート電極の少なくとも前記露出部分上に、
酸化物層と、第2のポリシリコン層と、SiGe層とを
含む膜スタックを形成するステップと、 前記第1の導電性タイプとは異なる第2の導電性タイプ
のイオンを、前記SiGe層及び前記第2のポリシリコ
ン層内に注入するステップと、 少なくとも前記SiGe層及び前記第2のポリシリコン
層をエッチングし、前記ポリ−ポリ間キャパシタの前記
上部SiGeプレート電極を形成するステップと、 前記上部SiGeプレート電極の全ての露出面をサリサ
イド化するステップとにより形成される、請求項2記載
の方法。 - 【請求項4】前記上部SiGeプレート電極が、 少なくとも前記窒化物層上に、酸化物層と、第2のポリ
シリコン層と、SiGe層とを含む膜スタックを形成す
るステップと、 前記第1の導電性タイプとは異なる第2の導電性タイプ
のイオンを、前記SiGe層及び前記第2のポリシリコ
ン層内に注入するステップと、 少なくとも前記SiGe層及び前記第2のポリシリコン
層をエッチングし、前記ポリ−ポリ間キャパシタの前記
上部SiGeプレート電極を形成するステップと、 前記上部SiGeプレート電極の全ての露出面をサリサ
イド化するステップとにより形成される、請求項2記載
の方法。 - 【請求項5】サリサイド化以前に、パターン化された保
護窒化物層が、前記上部SiGeプレート電極の一部上
に形成される、請求項3または請求項4に記載の方法。 - 【請求項6】BiCMOSプロセスと一体化されたポリ
−ポリ間キャパシタを形成する方法であって、 a)ポリ−ポリ間キャパシタが形成される素子領域内の
分離領域の一部上に、第1のポリシリコン層を形成する
ステップと、 b)前記第1のポリシリコン層の周囲に、第1の窒化物
スペーサを形成するステップと、 c)前記第1のポリシリコン層及び前記第1の窒化物ス
ペーサ上に、窒化物層を付着するステップと、 d)前記第1のポリシリコン層内に第1の導電性タイプ
のイオンを注入し、前記ポリ−ポリ間キャパシタの下部
電極を形成するステップと、 e)前記窒化物層の一部を除去し、第2の窒化物スペー
サを形成し、前記下部電極の一部を露出するステップ
と、 f)前記下部電極の少なくとも前記露出部分上に、酸化
物層と、第2のポリシリコン層と、SiGe層とを含む
膜スタックを形成するステップと、 g)前記第1の導電性タイプとは異なる第2の導電性タ
イプのイオンを、前記SiGe層及び前記第2のポリシ
リコン層内に注入するステップと、 h)少なくとも前記SiGe層及び前記第2のポリシリ
コン層をエッチングし、前記ポリ−ポリ間キャパシタの
上部電極を形成するステップと、 i)前記上部電極の全ての露出面をサリサイド化するス
テップとを含む方法。 - 【請求項7】BiCMOSプロセスと一体化されたポリ
−ポリ間キャパシタを形成する方法であって、 a)ポリ−ポリ間キャパシタが形成される素子領域内の
分離領域の一部上に、第1のポリシリコン層を形成する
ステップと、 b)前記第1のポリシリコン層の周囲に、第1の窒化物
スペーサを形成するステップと、 c)前記第1のポリシリコン層及び前記第1の窒化物ス
ペーサ上に、窒化物層を付着するステップと、 d)前記第1のポリシリコン層内に第1の導電性タイプ
のイオンを注入し、前記ポリ−ポリ間キャパシタの下部
電極を形成するステップと、 e)少なくとも前記窒化物層上に、酸化物層と、第2の
ポリシリコン層と、SiGe層とを含む膜スタックを形
成するステップと、 f)前記第1の導電性タイプとは異なる第2の導電性タ
イプのイオンを、前記SiGe層及び前記第2のポリシ
リコン層内に注入するステップと、 g)少なくとも前記SiGe層及び前記第2のポリシリ
コン層をエッチングし、前記ポリ−ポリ間キャパシタの
上部電極を形成するステップと、 h)前記上部電極の全ての露出面をサリサイド化するス
テップとを含む方法。 - 【請求項8】サリサイド化以前に、パターン化された保
護窒化物層が、露出された前記上部電極の一部上に形成
される、請求項6または請求項7に記載の方法。 - 【請求項9】前記第1のポリシリコン層が、化学気相蒸
着(CVD)、プラズマ励起CVD、スパッタリング、
及び化学溶液付着を含むグループから選択される付着プ
ロセスにより形成される、請求項6または請求項7に記
載の方法。 - 【請求項10】前記窒化物層が、化学気相蒸着(CV
D)、プラズマ励起CVD、スパッタリング、及び化学
溶液付着から選択される付着プロセスにより形成され
る、請求項6または請求項7に記載の方法。 - 【請求項11】前記SiGe層が、超高真空化学気相蒸
着(UHVCVD)、分子線エピタキシ(MBE)、急
速加熱化学気相蒸着(RTCVD)、またはプラズマ増
強化学気相蒸着(PECVD)を含むグループから選択
される付着プロセスにより形成される、請求項6または
請求項7に記載の方法。
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