JPS5823470A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5823470A JPS5823470A JP12237181A JP12237181A JPS5823470A JP S5823470 A JPS5823470 A JP S5823470A JP 12237181 A JP12237181 A JP 12237181A JP 12237181 A JP12237181 A JP 12237181A JP S5823470 A JPS5823470 A JP S5823470A
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- 239000003990 capacitor Substances 0.000 abstract description 25
- 238000009792 diffusion process Methods 0.000 abstract description 17
- 239000004020 conductor Substances 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
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- 239000002184 metal Substances 0.000 description 22
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- 238000004519 manufacturing process Methods 0.000 description 2
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- NBJBFKVCPBJQMR-APKOLTMOSA-N nff 1 Chemical compound C([C@H](NC(=O)[C@H](CCC(N)=O)NC(=O)[C@H](CCC(N)=O)NC(=O)[C@@H]1CCCN1C(=O)[C@H](CCCCN)NC(=O)[C@@H]1CCCN1C(=O)CC=1C2=CC=C(C=C2OC(=O)C=1)OC)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)NCC(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CCCCNC=1C(=CC(=CC=1)[N+]([O-])=O)[N+]([O-])=O)C(=O)NCC(O)=O)C1=CC=CC=C1 NBJBFKVCPBJQMR-APKOLTMOSA-N 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置に関し、詳しくは半導体集積回路
装置で構成されるキャパシタに関するものである。
装置で構成されるキャパシタに関するものである。
従来の半導体集積回路装置で構成されるキャノ４シタの
断面図を第１図に示す、第１図において、１はＰ型基板
、２はＰ型基板ｌの上に形成される低濃度のＮｆｆ１工
ピタキシヤル層、３はＮｌｌ工♂タキシャル層２に拡散
される高濃度のＰ温拡散層、４はＮｕエピタキシャル層
２の電極取出しのための高濃度Ｎ型拡散層であル、この
Ｎ型拡散層４はＰ型拡散層３の直下全面に埋込み形式で
拡散されている。また、ＮＷ拡散層４は集積回路装置の
最高電位ＶＣＣに接続されておシ、したがって、前記Ｖ
ＣＣよシ低電位の信号電位ＶＩＫ接続するＰ型拡散層３
と前記Ｎ型エピタキシャル層２とで形成されるＰＮ接合
は逆バイアスされ、ＶＣＣと７１間には、直流回路電流
が流れることのない前記接合キャパシタンスを有するキ
ャパシタが形成されるととＫなる。そのキャパシタンス
は ん ｃｏ＝’ｅ− Ｌ・ で表現される。ここで、＃０は半導体誘電率、んはＰＮ
接合面積、ＬａＰＮ接合空乏層幅を示している。
断面図を第１図に示す、第１図において、１はＰ型基板
、２はＰ型基板ｌの上に形成される低濃度のＮｆｆ１工
ピタキシヤル層、３はＮｌｌ工♂タキシャル層２に拡散
される高濃度のＰ温拡散層、４はＮｕエピタキシャル層
２の電極取出しのための高濃度Ｎ型拡散層であル、この
Ｎ型拡散層４はＰ型拡散層３の直下全面に埋込み形式で
拡散されている。また、ＮＷ拡散層４は集積回路装置の
最高電位ＶＣＣに接続されておシ、したがって、前記Ｖ
ＣＣよシ低電位の信号電位ＶＩＫ接続するＰ型拡散層３
と前記Ｎ型エピタキシャル層２とで形成されるＰＮ接合
は逆バイアスされ、ＶＣＣと７１間には、直流回路電流
が流れることのない前記接合キャパシタンスを有するキ
ャパシタが形成されるととＫなる。そのキャパシタンス
は ん ｃｏ＝’ｅ− Ｌ・ で表現される。ここで、＃０は半導体誘電率、んはＰＮ
接合面積、ＬａＰＮ接合空乏層幅を示している。
第１図において、前記ＰＮ接合には、ＰＮ接合面積に比
例し、 で表現される逆方向リーク電流が流れることは周知であ
シ、また実際に製造されるＰＮ接合においては、前記の
逆方向リーク電流で表現することのできない、不確実で
あ）かっＰＮ接合面積にはｔヨ比例するリーク電流が流
れることも周知である。
例し、 で表現される逆方向リーク電流が流れることは周知であ
シ、また実際に製造されるＰＮ接合においては、前記の
逆方向リーク電流で表現することのできない、不確実で
あ）かっＰＮ接合面積にはｔヨ比例するリーク電流が流
れることも周知である。
また、第１図の構成において大容量キャパシタを得るＫ
は、前記キャノぐシタンス表現式から、Ａ。
は、前記キャノぐシタンス表現式から、Ａ。
を大きくするが、Ｌｏｔ−小くするかすればよいことが
わかる。ζこで、ＰＮ接合空乏層幅ムは通常の半導体集
積回路装置製造工程では一義的に決定されるため、従来
はんを大きくすることで大容量キャパシタを形成してき
た。
わかる。ζこで、ＰＮ接合空乏層幅ムは通常の半導体集
積回路装置製造工程では一義的に決定されるため、従来
はんを大きくすることで大容量キャパシタを形成してき
た。
しかし、Ａ、ｆ：大きくすると、前記の理由でＰＮ接合
における前記のリーク電流が増大するという欠点だけで
なく、半導体集積回路装置の集積度を低下させるという
欠点があった。
における前記のリーク電流が増大するという欠点だけで
なく、半導体集積回路装置の集積度を低下させるという
欠点があった。
この発明は上記の点に鑑みなされたもので、小面積にし
て大容量のキヤ／４シタを構成し得る半導体装置を提供
することを目的とする。
て大容量のキヤ／４シタを構成し得る半導体装置を提供
することを目的とする。
以下この発明の実施例を図面を参照して説明する。第２
図はこの発明の実施例であって、図中１〜４は第１図と
同一である。一方、７は第１絶縁層（絶縁膜）、５．５
１は第１層金属膜（導体膜）、８は第２絶縁層（絶縁膜
）、６，６１は第２層金属膜（導体膜）であり、これら
は、拡散層３．４の表面を含むＮ型エピタキシャル層２
０表面上に階層的に重ねて配置されている。しかも、第
１層金属膜５は、Ｐ型拡散層３とＮ型エピタキシャル層
２とで形成されるＰＮ接合面上のほぼ全面に配線されて
おシ、かつ第１絶縁層７に開けられた小孔を通してＮ型
拡散層４と導通している。これに対して、第１層金属膜
５１は前記ＰＮ接合面上の一端にのみ配線されておル、
第１絶縁層７に開けられた小孔を介してＰ型拡散層３と
導通している。
図はこの発明の実施例であって、図中１〜４は第１図と
同一である。一方、７は第１絶縁層（絶縁膜）、５．５
１は第１層金属膜（導体膜）、８は第２絶縁層（絶縁膜
）、６，６１は第２層金属膜（導体膜）であり、これら
は、拡散層３．４の表面を含むＮ型エピタキシャル層２
０表面上に階層的に重ねて配置されている。しかも、第
１層金属膜５は、Ｐ型拡散層３とＮ型エピタキシャル層
２とで形成されるＰＮ接合面上のほぼ全面に配線されて
おシ、かつ第１絶縁層７に開けられた小孔を通してＮ型
拡散層４と導通している。これに対して、第１層金属膜
５１は前記ＰＮ接合面上の一端にのみ配線されておル、
第１絶縁層７に開けられた小孔を介してＰ型拡散層３と
導通している。
一方、第２層金属膜６は前記ＰＮ接合面上から外れた部
分において配線されて、第２絶縁層８に開けられた小孔
を通して第１層金属膜５と導通し、さらに半導体装置の
最高電位Ｖｃｃと接続される。
分において配線されて、第２絶縁層８に開けられた小孔
を通して第１層金属膜５と導通し、さらに半導体装置の
最高電位Ｖｃｃと接続される。
これに対して、第２層金属膜６１は前記ＰＮ接合面上の
ほぼ全面に配線されておや、かつ第２絶縁層８に開けら
れた小孔を通して第１層金属膜５１と導通し、さらに前
記ＶＣＣよル低電位の信号電位Ｖ１と接続される。
ほぼ全面に配線されておや、かつ第２絶縁層８に開けら
れた小孔を通して第１層金属膜５１と導通し、さらに前
記ＶＣＣよル低電位の信号電位Ｖ１と接続される。
このように構成された半導体装置においては、Ｐ型拡散
層３とＮ型エピタキシャル層２で形成される接合容ａｔ
−有する第１図において説明したと同様のキヤＡ／シタ
Ｃ０と、第１層金属膜５とＰ型拡散層３を両電極として
第１絶縁層７を絶縁層とするキャパシタＣ１と、第２層
金属膜６１と第１層金属膜５を両電極とし、第２絶縁層
８を絶縁層とするキャノぐシタＣ２とが形成される。
層３とＮ型エピタキシャル層２で形成される接合容ａｔ
−有する第１図において説明したと同様のキヤＡ／シタ
Ｃ０と、第１層金属膜５とＰ型拡散層３を両電極として
第１絶縁層７を絶縁層とするキャパシタＣ１と、第２層
金属膜６１と第１層金属膜５を両電極とし、第２絶縁層
８を絶縁層とするキャノぐシタＣ２とが形成される。
また、Ｎ製拡散層４、第１層金属膜５および第２層金属
膜６が共に電気的導通状態にあってＶＣＣに接続されて
おシ、さらに、Ｐ型拡散層３、第１層金属膜５１および
第２層金属膜６１が共に電気的導通状態にあって、ｖｌ
に接続されているため、ＶＣＣと■１間には並列接続さ
れた前記キャパシタＣ６ｓ Ｃ１ａ Ｃ２が形成される
ことになる。すなわち、ＶＣＣとｖＩ間のキャパシタは
Ｃ＝ ＣＧ＋ＣＩ 十〇ｓとなる。
膜６が共に電気的導通状態にあってＶＣＣに接続されて
おシ、さらに、Ｐ型拡散層３、第１層金属膜５１および
第２層金属膜６１が共に電気的導通状態にあって、ｖｌ
に接続されているため、ＶＣＣと■１間には並列接続さ
れた前記キャパシタＣ６ｓ Ｃ１ａ Ｃ２が形成される
ことになる。すなわち、ＶＣＣとｖＩ間のキャパシタは
Ｃ＝ ＣＧ＋ＣＩ 十〇ｓとなる。
このような第３図の半導体装置において、キャノ譬シタ
Ｃ＊２．Ｃｍは のように表現できる。ここで、Ｃ１，Ｃ３はそれぞれ第
１絶縁層７．第２絶縁層８の誘電率、Ｉ７１ ｒ Ｌ雪
はそれぞれ第１絶縁層７．第２絶縁層８の厚さ、Ａ１は
第１層金属膜５とＰ型拮散層３とが対向する面積、んは
第２層金属膜６１と第１層金属膜５とが対向する面積で
ある。
Ｃ＊２．Ｃｍは のように表現できる。ここで、Ｃ１，Ｃ３はそれぞれ第
１絶縁層７．第２絶縁層８の誘電率、Ｉ７１ ｒ Ｌ雪
はそれぞれ第１絶縁層７．第２絶縁層８の厚さ、Ａ１は
第１層金属膜５とＰ型拮散層３とが対向する面積、んは
第２層金属膜６１と第１層金属膜５とが対向する面積で
ある。
また、キャノぐシタＣ・とＣｓとＣ３の各パラメータは
Ａｌ中ＡＩ中人脅、＃１中８！φ３１゜Ｌｌ ” Ｌｌ
＊ Ｌｍ中２Ｌ・ となる。こζで、Ｌ、はＰＮ接合に印加される電圧によ
って変動するが、説明を簡略にするためにその印加電圧
をＯｖに固定させた。
＊ Ｌｍ中２Ｌ・ となる。こζで、Ｌ、はＰＮ接合に印加される電圧によ
って変動するが、説明を簡略にするためにその印加電圧
をＯｖに固定させた。
この時、すなわち半導体集積回路装置におけるキャー々
シタ千面積を同一とした時の通常半導体製造工程による
従来構造のキヤ／ヤシタＣ０と第３図のこの発明の実施
例の構造のキャパシタＣ＝Ｃ０＋Ｃ。
シタ千面積を同一とした時の通常半導体製造工程による
従来構造のキヤ／ヤシタＣ０と第３図のこの発明の実施
例の構造のキャパシタＣ＝Ｃ０＋Ｃ。
＋ＣＩの比は
となり、キャノ母シタンスが５．５倍になることを表わ
している。言い換えれば、同一容量のキャノ臂シタを得
るためには、従来の構造で要する平面積のはぼ−の平面
積で形成することができることが５．５ わかる。
している。言い換えれば、同一容量のキャノ臂シタを得
るためには、従来の構造で要する平面積のはぼ−の平面
積で形成することができることが５．５ わかる。
したがって、第３図の実施例の構造のキャパシタを形成
することによって、キヤ／奇シタの平面積に比例して増
大するリーク電流を少なく抑えることができるだけでな
く、半導体集積回路装置の集積度を上げることができる
。
することによって、キヤ／奇シタの平面積に比例して増
大するリーク電流を少なく抑えることができるだけでな
く、半導体集積回路装置の集積度を上げることができる
。
なお、以上は２層金属膜構造の半導体装置について記述
したが、ｎ層金属膜構造（ｎ＝ｓ３．４・・・）として
、ＶＣＣとＶ１間にキャノ臂シタＣ＠ ＠ Ｃｔ ｍＣ
ｓに加えてキャパシタＣｍ ＝Ｃａ−をも並列接続する
構造にすることも可能である。そして、ｎ層金属膜構造
とすれば、上記実施例よ〕、よ〕小面積で、よシ大容量
のキャパシタを形成することができ、上記実施例に比べ
て一層のリーク電流の抑制と集積度め向上を図ることが
で龜る。
したが、ｎ層金属膜構造（ｎ＝ｓ３．４・・・）として
、ＶＣＣとＶ１間にキャノ臂シタＣ＠ ＠ Ｃｔ ｍＣ
ｓに加えてキャパシタＣｍ ＝Ｃａ−をも並列接続する
構造にすることも可能である。そして、ｎ層金属膜構造
とすれば、上記実施例よ〕、よ〕小面積で、よシ大容量
のキャパシタを形成することができ、上記実施例に比べ
て一層のリーク電流の抑制と集積度め向上を図ることが
で龜る。
以上のように、この発明の半導体装置によれば、階層的
にキャパシタを構成することにより、小面積にして大容
蓋のキャパシタを得ることができ、リーク電流の抑制と
集積度の向上を図ることができる。
にキャパシタを構成することにより、小面積にして大容
蓋のキャパシタを得ることができ、リーク電流の抑制と
集積度の向上を図ることができる。
第１図は従来の半導体集積回路装置で構成されるキャパ
シタの断面図、第２図はこの発明の半導体装置の実施例
を示す断面図である。 ｌ・・・Ｐ型基板、２・・・Ｎ型エピタキシャル層、３
−・Ｐ型拡散層、４・−Ｎ屋拡散層、５ 、５１０１．
第１層金属膜、６ 、６１−・・第２層金属膜、７・・
・第１絶縁層、８・−第２絶縁層。 才 １ 図 才２図 手続補正書 昭和５６年１２月１θ日 特許庁長官島田春樹 殿 １、事件の表示 昭和５６年 特 許 願第 １！２３７１ 号２、発
＠Ｏ名称 半導体装置 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 龜（するか」と訂正する。
シタの断面図、第２図はこの発明の半導体装置の実施例
を示す断面図である。 ｌ・・・Ｐ型基板、２・・・Ｎ型エピタキシャル層、３
−・Ｐ型拡散層、４・−Ｎ屋拡散層、５ 、５１０１．
第１層金属膜、６ 、６１−・・第２層金属膜、７・・
・第１絶縁層、８・−第２絶縁層。 才 １ 図 才２図 手続補正書 昭和５６年１２月１θ日 特許庁長官島田春樹 殿 １、事件の表示 昭和５６年 特 許 願第 １！２３７１ 号２、発
＠Ｏ名称 半導体装置 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 龜（するか」と訂正する。
Claims (1)
- ＰＮＮ接合ギヤ／４シタ接合面上に絶縁膜と導体膜を階
層的に複数個スレることによ〕、前記ＰＮ接合面積とは
ぼ同程度の面積でＰＮ接合キャパシタンスよル大容量の
キャＩｆシタを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12237181A JPS5823470A (ja) | 1981-08-06 | 1981-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12237181A JPS5823470A (ja) | 1981-08-06 | 1981-08-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5823470A true JPS5823470A (ja) | 1983-02-12 |
Family
ID=14834190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12237181A Pending JPS5823470A (ja) | 1981-08-06 | 1981-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823470A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187879A (ja) * | 1984-10-03 | 1986-05-06 | Fujikura Ltd | 酸化銅皮膜素線絶縁導体の製造方法 |
| US4636833A (en) * | 1983-03-18 | 1987-01-13 | Hitachi, Ltd. | Semiconductor device |
| US5420449A (en) * | 1992-04-17 | 1995-05-30 | Rohm Co., Ltd. | Capacitor for a semiconductor device |
| US6222245B1 (en) | 1995-10-31 | 2001-04-24 | Sgs-Thomson Microelectronics S.R.L. | High capacity capacitor and corresponding manufacturing process |
| KR100407538B1 (ko) * | 2000-12-21 | 2003-11-28 | 인터내셔널 비지네스 머신즈 코포레이션 | SiGe BiCMOS 집적 설계에 의한 폴리-폴리 캐패시터의제조방법 |
-
1981
- 1981-08-06 JP JP12237181A patent/JPS5823470A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636833A (en) * | 1983-03-18 | 1987-01-13 | Hitachi, Ltd. | Semiconductor device |
| JPS6187879A (ja) * | 1984-10-03 | 1986-05-06 | Fujikura Ltd | 酸化銅皮膜素線絶縁導体の製造方法 |
| JPH0351794B2 (ja) * | 1984-10-03 | 1991-08-07 | Fujikura Ltd | |
| US5420449A (en) * | 1992-04-17 | 1995-05-30 | Rohm Co., Ltd. | Capacitor for a semiconductor device |
| US6222245B1 (en) | 1995-10-31 | 2001-04-24 | Sgs-Thomson Microelectronics S.R.L. | High capacity capacitor and corresponding manufacturing process |
| KR100407538B1 (ko) * | 2000-12-21 | 2003-11-28 | 인터내셔널 비지네스 머신즈 코포레이션 | SiGe BiCMOS 집적 설계에 의한 폴리-폴리 캐패시터의제조방법 |
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