JPH02240958A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02240958A JPH02240958A JP6323089A JP6323089A JPH02240958A JP H02240958 A JPH02240958 A JP H02240958A JP 6323089 A JP6323089 A JP 6323089A JP 6323089 A JP6323089 A JP 6323089A JP H02240958 A JPH02240958 A JP H02240958A
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- region
- well region
- integrated circuit
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 26
- 229920005591 polysilicon Polymers 0.000 abstract description 26
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 239000003990 capacitor Substances 0.000 abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 230000007423 decrease Effects 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、キャパシタを有する半導体集積回路装置に
関するものである。
関するものである。
近年、半導体集積回路形成技術の進歩により、大規模な
アナログＭＯ３集積回路が製作されるようになってきて
いる。このアナログＭＯ３集稙回路においては、高い精
度を持つキャパシタが必要とされている。
アナログＭＯ３集積回路が製作されるようになってきて
いる。このアナログＭＯ３集稙回路においては、高い精
度を持つキャパシタが必要とされている。
従来のこの種の半導体集積回路装置を第２図に基づいて
説明する。
説明する。
この半導体集積回路装置は、第２図に示すように、半導
体基板ｌの表面に形成されたフィールド絶縁膜となるフ
ィールド酸化膜２上に、下層および上層の導電膜となる
下部ポリシリコン層３と上部ポリシリコン層４とを重ね
て形成し、一対の電極層としている。また、下部ポリシ
リコン層３の表面を酸化し、下部率よび上部のポリシリ
コン層３゜４の間に誘電体膜となるポリシリコン酸化膜
（ＳｉＯｔｌ）５を形成し、キャパシタを構成している
。６は金属配線層を示している。７は基板端子、８およ
び９は、それぞれ下部および上部ポリシリコン層３．４
に接続した下部ポリシリコン電極端子および上部ポリシ
リコン電極端子を示している。（参考文献： Ｄａｖｉ
ｄ Ａ、ＩＩｏｄｅｇｓ、 ”ＡＮＡＬＯＧＳＷＩＴＣ
ＨＥＳ ＡＮＤ ＰＡＳＳＩＶＥ Ｉ！ＬＩＮＥ
Ｎ↑Ｓ ＩＮ 問ＳＬＳ Ｉ”。
体基板ｌの表面に形成されたフィールド絶縁膜となるフ
ィールド酸化膜２上に、下層および上層の導電膜となる
下部ポリシリコン層３と上部ポリシリコン層４とを重ね
て形成し、一対の電極層としている。また、下部ポリシ
リコン層３の表面を酸化し、下部率よび上部のポリシリ
コン層３゜４の間に誘電体膜となるポリシリコン酸化膜
（ＳｉＯｔｌ）５を形成し、キャパシタを構成している
。６は金属配線層を示している。７は基板端子、８およ
び９は、それぞれ下部および上部ポリシリコン層３．４
に接続した下部ポリシリコン電極端子および上部ポリシ
リコン電極端子を示している。（参考文献： Ｄａｖｉ
ｄ Ａ、ＩＩｏｄｅｇｓ、 ”ＡＮＡＬＯＧＳＷＩＴＣ
ＨＥＳ ＡＮＤ ＰＡＳＳＩＶＥ Ｉ！ＬＩＮＥ
Ｎ↑Ｓ ＩＮ 問ＳＬＳ Ｉ”。
０＾ＮＡＬＯＧ ？ＩＯ５ｌＮＴｌ！ＧＲＡＴＥＤ Ｃ
ＩＲＣＬＩＩＴＳ’、ｅｄ、ｂｙ Ｐ、Ｒ。
ＩＲＣＬＩＩＴＳ’、ｅｄ、ｂｙ Ｐ、Ｒ。
Ｇｒａｙ ａｔａｌ、１ＥＥｆ！ Ｐｒｅｓｓ、１９８
０．）〔発明が解決しようとする課題） この半導体集積回路装置においては、キャパシタの容量
値がポリシリコン酸化膜５の厚さにより大部分が決定さ
れることから、キャパシタの容量値の電圧依存性が小さ
いという特性を持つため、−ｍに広く使用されている。
０．）〔発明が解決しようとする課題） この半導体集積回路装置においては、キャパシタの容量
値がポリシリコン酸化膜５の厚さにより大部分が決定さ
れることから、キャパシタの容量値の電圧依存性が小さ
いという特性を持つため、−ｍに広く使用されている。
しかし、下部ポリシリコン層３と半導体基板１との間に
電位差が発生した場合に、下部ポリシリコン層３と半導
体基板ｌとの間のフィールド酸化膜２に寄生容量が発生
し、この寄生容量がキャパシタの容量に付加され、精度
が悪くなるという問題があった。また、本来のキャパシ
タの容量に対する寄生容量の比率は、ポリシリコン酸化
１１５とフィールド酸化膜２との膜圧の比により決定さ
れ、一般に１０〜２０％程度である。
電位差が発生した場合に、下部ポリシリコン層３と半導
体基板ｌとの間のフィールド酸化膜２に寄生容量が発生
し、この寄生容量がキャパシタの容量に付加され、精度
が悪くなるという問題があった。また、本来のキャパシ
タの容量に対する寄生容量の比率は、ポリシリコン酸化
１１５とフィールド酸化膜２との膜圧の比により決定さ
れ、一般に１０〜２０％程度である。
したがって、この発明の目的は、寄生容量の低減を図り
、キャパシタの精度の向上を図ることのできる半導体集
積回路装置を提供することである。
、キャパシタの精度の向上を図ることのできる半導体集
積回路装置を提供することである。
この発明の半導体集積回路装置は、フィールド絶縁膜を
表面に形成した半導体基板上に重ねて形成され一対の電
極層となる下層および上層の導電膜と、この下層および
上層の導電膜の間に形成された誘電体膜とを有し、下層
の導電膜の下方に位置する半導体基板の領域の少なくと
も一部に、半導体基板の導電形と反対の導電形の電気的
に浮遊したウェル領域を形成したことを特徴としている
。
表面に形成した半導体基板上に重ねて形成され一対の電
極層となる下層および上層の導電膜と、この下層および
上層の導電膜の間に形成された誘電体膜とを有し、下層
の導電膜の下方に位置する半導体基板の領域の少なくと
も一部に、半導体基板の導電形と反対の導電形の電気的
に浮遊したウェル領域を形成したことを特徴としている
。
この発明の構成によれば、半導体基板の導電形と反対の
導電形の電気的に浮遊したウェル領域を、下層の導電膜
の下方に位置する半導体基板の領域少なくとも一部に形
成したので、ウェル領域と半導体基板との接合部に空乏
層が形成され、下層の導電膜に電荷の流入または流出が
あった場合に、空乏層に容量が発生する。したがって、
下層の導電膜と半導体基板との間に電位差が発生したと
きに、フィールド絶縁膜と空乏層とにそれぞれ容量が発
生し、フィールド絶縁膜に発生した容量と空乏層に発生
した容量とがウェル領域を介して直列に接続されること
になる。その結果、下層の導電膜の下部に発生する寄生
容量の値がフィールド絶縁膜の容量と空乏層の容量との
合成容量の値となり、減少する。
導電形の電気的に浮遊したウェル領域を、下層の導電膜
の下方に位置する半導体基板の領域少なくとも一部に形
成したので、ウェル領域と半導体基板との接合部に空乏
層が形成され、下層の導電膜に電荷の流入または流出が
あった場合に、空乏層に容量が発生する。したがって、
下層の導電膜と半導体基板との間に電位差が発生したと
きに、フィールド絶縁膜と空乏層とにそれぞれ容量が発
生し、フィールド絶縁膜に発生した容量と空乏層に発生
した容量とがウェル領域を介して直列に接続されること
になる。その結果、下層の導電膜の下部に発生する寄生
容量の値がフィールド絶縁膜の容量と空乏層の容量との
合成容量の値となり、減少する。
（実施例〕
この発明の半導体集積回路装置の一実施例を第１図に基
づいて説明する。
づいて説明する。
この半導体集積回路装置は、第１図に示すように、不純
物濃度が例えば約” １０１８ｃｍ−２とされ半導体基
板となるｐ形シリコン基板ｌと、膜厚が例えば約１００
Ｏｎ−に形成されフィールド絶縁膜となるフィールド酸
化膜２と、ｎ形の不純物が例えば約Ｉ Ｘ １０ ”ａ
＋ｅ−”添加され下層および上層の導電膜となる下部ポ
リシリコン層３および上部ポリシリコン層４と、下部お
よび上部ポリシリコン層３゜４の間に厚さが例えば約１
１００ｎに形成され誘電体膜となるポリシリコン酸化膜
５と、ウェル領域１０とからなる。
物濃度が例えば約” １０１８ｃｍ−２とされ半導体基
板となるｐ形シリコン基板ｌと、膜厚が例えば約１００
Ｏｎ−に形成されフィールド絶縁膜となるフィールド酸
化膜２と、ｎ形の不純物が例えば約Ｉ Ｘ １０ ”ａ
＋ｅ−”添加され下層および上層の導電膜となる下部ポ
リシリコン層３および上部ポリシリコン層４と、下部お
よび上部ポリシリコン層３゜４の間に厚さが例えば約１
１００ｎに形成され誘電体膜となるポリシリコン酸化膜
５と、ウェル領域１０とからなる。
ウェル領域ＩＯは、ｐ形シリコン基板ｌの導電形と反対
のｎ影領域からなり不純物濃度を例えば約Ｉ Ｘ １０
”ｃｍ−”、接合深さを約５μｍとして電気的に浮遊
させ、下部ポリシリコン層３の下方に位置するＰ形シリ
コン基板ｌの領域に形成している。その他の部分は、第
２図に示す従来の半導体集積回路装置は同様であり、同
一部分には同一符号を付している。
のｎ影領域からなり不純物濃度を例えば約Ｉ Ｘ １０
”ｃｍ−”、接合深さを約５μｍとして電気的に浮遊
させ、下部ポリシリコン層３の下方に位置するＰ形シリ
コン基板ｌの領域に形成している。その他の部分は、第
２図に示す従来の半導体集積回路装置は同様であり、同
一部分には同一符号を付している。
この半導体集積回路装置によれば、ウェル領域１０とｐ
形シリコン基板ｌとの接合部に空乏層が形成され、下部
ポリシリコン層３に電荷の流入または流出があったとき
に、空乏層に容量が発生する。したがって、下部ポリシ
リコン膜３とｐ形シリコン基板ｌとに電位差が発生した
場合に、フィールド酸化膜２と空乏層とにそれぞれ容量
が発生し、フィールド酸化膜２に発生した容量と空乏層
に発生した容量とがウェル領域１０を介して直列に接続
されることになる。この結果、下部ポリシリコン層３の
下部に発生する寄生容量の値は、フィールド酸化膜２の
容量と空乏層の容量との合成容量の値となり、減少する
。また、下部ポリシリコン膜３の電荷の流入または流出
に応じて空乏層の幅は変化する。
形シリコン基板ｌとの接合部に空乏層が形成され、下部
ポリシリコン層３に電荷の流入または流出があったとき
に、空乏層に容量が発生する。したがって、下部ポリシ
リコン膜３とｐ形シリコン基板ｌとに電位差が発生した
場合に、フィールド酸化膜２と空乏層とにそれぞれ容量
が発生し、フィールド酸化膜２に発生した容量と空乏層
に発生した容量とがウェル領域１０を介して直列に接続
されることになる。この結果、下部ポリシリコン層３の
下部に発生する寄生容量の値は、フィールド酸化膜２の
容量と空乏層の容量との合成容量の値となり、減少する
。また、下部ポリシリコン膜３の電荷の流入または流出
に応じて空乏層の幅は変化する。
ここで、基板端子７および上部ポリシリコン電極端子９
を接地し、下部ポリシリコン電極８に正電気を加えた場
合に、フィールド酸化膜２に発生する寄生容量は、１平
方ミクロン当たり０．０３４５ｆＦである。また、この
ときのウェル領域１０とｐ形シリコン基板１との接合部
の空乏層に発生する容量、すなわち接合容量は、１平方
ミクロン当たり０、１ ｆ Ｆである。したがって、こ
のときの寄生容量は、フィールド酸化膜２の容量と空乏
層の容量とを直列接続した合成容量、すなわち１平方ミ
クロン当たり約０．０２６ ｆ Ｆとなり、ウェル領域
ｌＯを設けない場合の寄生容量と比べて、約７０％に低
減することができる。
を接地し、下部ポリシリコン電極８に正電気を加えた場
合に、フィールド酸化膜２に発生する寄生容量は、１平
方ミクロン当たり０．０３４５ｆＦである。また、この
ときのウェル領域１０とｐ形シリコン基板１との接合部
の空乏層に発生する容量、すなわち接合容量は、１平方
ミクロン当たり０、１ ｆ Ｆである。したがって、こ
のときの寄生容量は、フィールド酸化膜２の容量と空乏
層の容量とを直列接続した合成容量、すなわち１平方ミ
クロン当たり約０．０２６ ｆ Ｆとなり、ウェル領域
ｌＯを設けない場合の寄生容量と比べて、約７０％に低
減することができる。
この発明の半導体集積回路装置は、下層の導電膜の下方
に位置する半導体基板の領域の少なくとも一部に、半導
体基板の導電形と反対の導電形の電気的に浮遊したウェ
ル領域を形成したので、ウェル領域と半導体基板との接
合部に形成された空乏層の容量とフィールド絶縁膜の容
量とをウェル領域を介して直列に接続することができ、
寄生容量をフィールド絶縁膜の容量と空乏層の容量との
合成容量とすることができる。この結果、寄生容量の低
減を図ることができ、キャパシタの精度の向上を図るこ
とができる。
に位置する半導体基板の領域の少なくとも一部に、半導
体基板の導電形と反対の導電形の電気的に浮遊したウェ
ル領域を形成したので、ウェル領域と半導体基板との接
合部に形成された空乏層の容量とフィールド絶縁膜の容
量とをウェル領域を介して直列に接続することができ、
寄生容量をフィールド絶縁膜の容量と空乏層の容量との
合成容量とすることができる。この結果、寄生容量の低
減を図ることができ、キャパシタの精度の向上を図るこ
とができる。
第１ＩＩはこの発明の半導体集積回路装置の一実施例の
断面図、第２図は従来の半導体集積回路装置の断面図で
ある。
断面図、第２図は従来の半導体集積回路装置の断面図で
ある。
Claims (1)
- フィールド絶縁膜を表面に形成した半導体基板上に重
ねて形成され一対の電極層となる下層および上層の導電
膜と、この下層および上層の導電膜の間に形成された誘
電体膜とを有する半導体集積回路装置において、前記下
層の導電膜の下方に位置する前記半導体基板の領域の少
なくとも一部に、前記半導体基板の導電形と反対の導電
形の電気的に浮遊したウェル領域を形成したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6323089A JPH02240958A (ja) | 1989-03-14 | 1989-03-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6323089A JPH02240958A (ja) | 1989-03-14 | 1989-03-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02240958A true JPH02240958A (ja) | 1990-09-25 |
Family
ID=13223202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6323089A Pending JPH02240958A (ja) | 1989-03-14 | 1989-03-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02240958A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582733A (ja) * | 1991-09-24 | 1993-04-02 | Matsushita Electron Corp | 容量素子 |
| US5773872A (en) * | 1995-10-25 | 1998-06-30 | Nec Corporation | Semiconductor device having an integrated differential circuit with an improved common-mode rejection ratio (CMRR) |
| US6064108A (en) * | 1997-09-02 | 2000-05-16 | Hughes Electronics Corporation | Integrated interdigitated capacitor |
-
1989
- 1989-03-14 JP JP6323089A patent/JPH02240958A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582733A (ja) * | 1991-09-24 | 1993-04-02 | Matsushita Electron Corp | 容量素子 |
| US5773872A (en) * | 1995-10-25 | 1998-06-30 | Nec Corporation | Semiconductor device having an integrated differential circuit with an improved common-mode rejection ratio (CMRR) |
| US6064108A (en) * | 1997-09-02 | 2000-05-16 | Hughes Electronics Corporation | Integrated interdigitated capacitor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4731696A (en) | Three plate integrated circuit capacitor | |
| JPS63308366A (ja) | 半導体集積回路 | |
| JPH02228063A (ja) | 高周波集積回路チヤンネル・キヤパシタ | |
| JPS6386465A (ja) | 基板にキャパシタを形成する方法 | |
| JPH02240958A (ja) | 半導体集積回路装置 | |
| US3704384A (en) | Monolithic capacitor structure | |
| US3344322A (en) | Metal-oxide-semiconductor field effect transistor | |
| JPH06103735B2 (ja) | 半導体集積回路 | |
| JPH0396267A (ja) | 半導体集積回路装置 | |
| JP2563456B2 (ja) | Ｍｉｓ型容量素子 | |
| JPS5928056B2 (ja) | 半導体集積回路の製造方法 | |
| JPS63108763A (ja) | 半導体集積回路 | |
| JPS62104067A (ja) | 半導体装置 | |
| JPH0744256B2 (ja) | 半導体集積回路 | |
| JPH0525743U (ja) | 半導体装置 | |
| JP2826239B2 (ja) | コンデンサ | |
| JPH07135296A (ja) | 半導体集積回路装置 | |
| JP2613939B2 (ja) | 半導体装置 | |
| JPH03227050A (ja) | 半導体集積回路装置 | |
| JPH07249742A (ja) | 半導体装置 | |
| JPH0669522A (ja) | 半導体容量装置とその形成方法 | |
| KR0183046B1 (ko) | 게이트전극 및 그 제조방법 | |
| JPS60137053A (ja) | 半導体容量素子 | |
| JPS59117256A (ja) | Ｍｏｓ容量装置 | |
| JPS6387760A (ja) | 半導体集積回路装置 |