JPS5928056B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS5928056B2 JPS5928056B2 JP17369779A JP17369779A JPS5928056B2 JP S5928056 B2 JPS5928056 B2 JP S5928056B2 JP 17369779 A JP17369779 A JP 17369779A JP 17369779 A JP17369779 A JP 17369779A JP S5928056 B2 JPS5928056 B2 JP S5928056B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Description
【発明の詳細な説明】
この発明はコンデンサを内蔵した半導体集積回路の製造
方法に関するものである。
方法に関するものである。
一般に、コンデンサはリニア集積回路を中心として多く
の半導体集積回路に用いられている。
の半導体集積回路に用いられている。
第１図ａおよび第１図ｂ、第２図ａおよび第２図ｂ、第
３図ａおよび第３図ｂはそれぞれ従来の半導体集積回路
に内蔵できるコンデンサの構造図およびその等価回路図
である。これらの図において、１は半導体基板、２はエ
ピタキシャル成長したＮＰＮトランジスタのコレクタと
なる層、３はｐ＋拡散したＮＰＮトランジスタのベース
となる層、４はＮ＋拡散したＮＰＮトランジスタのエミ
ッタとなる層、５は絶縁層（通常は酸化膜５１０２）、
６は配線層、７はコレクタ層のコンタクトを取るための
Ｎ＋拡散である。次に、上記構成の半導体集積回路では
、特に第１図ａおよび第１図ｂはＮＰＮトランジスタの
ベース・エミッタ間を逆バイアスして生ずる空乏層を容
量に使用したものである。
３図ａおよび第３図ｂはそれぞれ従来の半導体集積回路
に内蔵できるコンデンサの構造図およびその等価回路図
である。これらの図において、１は半導体基板、２はエ
ピタキシャル成長したＮＰＮトランジスタのコレクタと
なる層、３はｐ＋拡散したＮＰＮトランジスタのベース
となる層、４はＮ＋拡散したＮＰＮトランジスタのエミ
ッタとなる層、５は絶縁層（通常は酸化膜５１０２）、
６は配線層、７はコレクタ層のコンタクトを取るための
Ｎ＋拡散である。次に、上記構成の半導体集積回路では
、特に第１図ａおよび第１図ｂはＮＰＮトランジスタの
ベース・エミッタ間を逆バイアスして生ずる空乏層を容
量に使用したものである。
この場合のツェナーダイオードのツェナー電圧は通常数
Ｖ程度であるｏまた、第２図ａおよび第２図ｂはＮＰＮ
トランジスタのコレクタ・ベース間を逆バイアスして生
ずる空乏層を容量に使用するものである。この場合のダ
イオードの逆方向降伏電圧は通常数＋Ｖ程度である。ま
た、第３図ａおよび第３図ｂは絶縁層を誘電体として利
用した容量である。しかしながら、従来のコンデンサを
内蔵した半導体集積回路では第１図ａおよび第１図ｂに
示す場合が最も大きな容量を得ることができ、一般的に
数ＰＦ／１００μｍ程度の容量が得られるが、その容量
値が印加電圧によつて変化し、しかも印加できる電圧が
制限される。
Ｖ程度であるｏまた、第２図ａおよび第２図ｂはＮＰＮ
トランジスタのコレクタ・ベース間を逆バイアスして生
ずる空乏層を容量に使用するものである。この場合のダ
イオードの逆方向降伏電圧は通常数＋Ｖ程度である。ま
た、第３図ａおよび第３図ｂは絶縁層を誘電体として利
用した容量である。しかしながら、従来のコンデンサを
内蔵した半導体集積回路では第１図ａおよび第１図ｂに
示す場合が最も大きな容量を得ることができ、一般的に
数ＰＦ／１００μｍ程度の容量が得られるが、その容量
値が印加電圧によつて変化し、しかも印加できる電圧が
制限される。
また、第２図ａおよび第２図ｂに示す場合にはその容量
は第１図ａおよび第１図ｂに示す場合に比べて約１／３
〜１／ ４とかなり小さくなり、印加できる電圧範囲が
広くなるが、やはり容量値が印加電圧によつて変化する
。また、第３図ａおよび第３図ｂに示す場合にはその容
量は印加できる電圧範囲が非常に広く、容量値が印加電
圧によつて変化しないが、第１図ａおよび第１図ｂに示
す場合に比べて１／５〜１／６とかなり小さくなる。ま
た、従来のいずれの場合も半導体基板にコンデンサの一
端あるいは両端が関与しているため、必要な容量値がチ
ツプの面積に直接影響する。例えば１００ＰＦのコンデ
ンサが必要な場合、第１図ａおよび第２図ｂに示す場合
で約０．５７７！ｄの面積を必要とし、第２図ａおよび
第２図ｂに示す場合で約３〜４倍、第３図ａおよび第３
図ｂに示す場合で約５〜６倍の面積を必要とし、チツプ
面積、ひいてはコストに与える影響が非常に大きいなど
の欠点があつた。したがつて、この発明の目的は印加電
圧の範囲が非常に広く、しかも印加電圧の変動による容
量値の変化をなくすことができ、また、チツプ面積の増
加も極力押えることができる半導体集積回路の製造方法
を提供するものである。
は第１図ａおよび第１図ｂに示す場合に比べて約１／３
〜１／ ４とかなり小さくなり、印加できる電圧範囲が
広くなるが、やはり容量値が印加電圧によつて変化する
。また、第３図ａおよび第３図ｂに示す場合にはその容
量は印加できる電圧範囲が非常に広く、容量値が印加電
圧によつて変化しないが、第１図ａおよび第１図ｂに示
す場合に比べて１／５〜１／６とかなり小さくなる。ま
た、従来のいずれの場合も半導体基板にコンデンサの一
端あるいは両端が関与しているため、必要な容量値がチ
ツプの面積に直接影響する。例えば１００ＰＦのコンデ
ンサが必要な場合、第１図ａおよび第２図ｂに示す場合
で約０．５７７！ｄの面積を必要とし、第２図ａおよび
第２図ｂに示す場合で約３〜４倍、第３図ａおよび第３
図ｂに示す場合で約５〜６倍の面積を必要とし、チツプ
面積、ひいてはコストに与える影響が非常に大きいなど
の欠点があつた。したがつて、この発明の目的は印加電
圧の範囲が非常に広く、しかも印加電圧の変動による容
量値の変化をなくすことができ、また、チツプ面積の増
加も極力押えることができる半導体集積回路の製造方法
を提供するものである。
このような目的を達成するため、この発明はシリコン基
板にＰ層、Ｎ層の何れか、または両方を形成して半導体
素子を形成し、各々の半導体素子を１層目の配線用導体
層で相互接続すると共に、この１層目の配線用導体層の
特定のものを１層目のコンデンサ配線用導体層とし、こ
の１層目のコンデンサ配線用導体層上に誘電体層を介し
て２層目のコンデンサ配線用導体層を設けてコンデンサ
を構成するものであり、以下実施例を用いて詳細に説明
する。
板にＰ層、Ｎ層の何れか、または両方を形成して半導体
素子を形成し、各々の半導体素子を１層目の配線用導体
層で相互接続すると共に、この１層目の配線用導体層の
特定のものを１層目のコンデンサ配線用導体層とし、こ
の１層目のコンデンサ配線用導体層上に誘電体層を介し
て２層目のコンデンサ配線用導体層を設けてコンデンサ
を構成するものであり、以下実施例を用いて詳細に説明
する。
第４図Ａ，第４図ｂおよび第４図ｃはこの発明に係る半
導体集積回路の製造方法の一実施例を示す構造図である
。
導体集積回路の製造方法の一実施例を示す構造図である
。
同図において、８は第１の誘電率（ε１）を有する物質
で形成した第１の誘電体層、９は第２の誘電率（ε２）
を有する物質で形成した第２の誘電体積、１０はコンデ
ンサの一端が接続する１層目のコンデンサ配線用金属、
１１は半導体基板に形成した各素子間を接続する１層目
の配線用金属、１２は１層目のコンデンサ配線用金属１
０上にコンデンサを形成するためのマスク、１３はコン
デンサの他端を接続するための２層目のコンデンサ配線
用金属、１４は半導体基板に形成した各素子間を接続す
る２層目の配線用金属である。なお、第１の誘電体層８
の誘電率（ε１）と第２の誘電体層９の誘電率（ε２）
とはε１〉ε２の関係になるように形成する。
で形成した第１の誘電体層、９は第２の誘電率（ε２）
を有する物質で形成した第２の誘電体積、１０はコンデ
ンサの一端が接続する１層目のコンデンサ配線用金属、
１１は半導体基板に形成した各素子間を接続する１層目
の配線用金属、１２は１層目のコンデンサ配線用金属１
０上にコンデンサを形成するためのマスク、１３はコン
デンサの他端を接続するための２層目のコンデンサ配線
用金属、１４は半導体基板に形成した各素子間を接続す
る２層目の配線用金属である。なお、第１の誘電体層８
の誘電率（ε１）と第２の誘電体層９の誘電率（ε２）
とはε１〉ε２の関係になるように形成する。
次に、上記構成に係る半導体集積回路の製造方法につい
て説明する。
て説明する。
まず、チツプ表面の１層目の配線用金属１１が施こされ
ていない殆んど全ての半導体基板上の面積を有効に利用
して、コンデンサの一端が接続する第１層目のコンデン
サ配線用金属１０を設ける。
ていない殆んど全ての半導体基板上の面積を有効に利用
して、コンデンサの一端が接続する第１層目のコンデン
サ配線用金属１０を設ける。
この１層目のコンデンサ配線用金属１０の取り得る面積
はかなりの広さが可能であり、コンデンサを形成するた
めのチツプ面積の増加は従来に比べてかなり節減するこ
とができる。そして、その上に第１の誘電体層８および
第２の誘電体層９を形成する（第４図ａおよび第４図ｂ
参照）、次に、１層目のコンデンサ配線用金属１０上の
第２の誘電体層９をマスク１２を用いて除去する（第４
図ｂ参照）。この第２の誘電体層９を除去する方法は第
１の誘電体層８と第２の誘電体層９とでエツチング率の
違う物質を用いて適当にエツチングすることによつて、
第１の誘電体層８は殆んどエツチングされることはない
。次に、この第２の誘電体層９のエツチングされた部分
に２層目のコンデンサ配線用金属１３を形成する。この
とき、１層目のコンデンサ配線用金属１０と２層目のコ
ンデンサ配線用金属１３を両極とし、第１の誘電体層８
を誘電体とするコンデンサを簡単に作ることができる。
そして、１層目の配線用金属１１に対向する第２の誘電
体層９上に２層目の配線用金属１４を形成する。（第４
図ｃ参照）。なお、第１の誘電体層８の誘電率ε１〉第
２層の誘電体層９の誘電率ε２であるから、不必要な部
分（１層目の配線用金属１１と２層目の配線用金属１４
との間）で形成されるコンデンサは極力押えることが可
能である。
はかなりの広さが可能であり、コンデンサを形成するた
めのチツプ面積の増加は従来に比べてかなり節減するこ
とができる。そして、その上に第１の誘電体層８および
第２の誘電体層９を形成する（第４図ａおよび第４図ｂ
参照）、次に、１層目のコンデンサ配線用金属１０上の
第２の誘電体層９をマスク１２を用いて除去する（第４
図ｂ参照）。この第２の誘電体層９を除去する方法は第
１の誘電体層８と第２の誘電体層９とでエツチング率の
違う物質を用いて適当にエツチングすることによつて、
第１の誘電体層８は殆んどエツチングされることはない
。次に、この第２の誘電体層９のエツチングされた部分
に２層目のコンデンサ配線用金属１３を形成する。この
とき、１層目のコンデンサ配線用金属１０と２層目のコ
ンデンサ配線用金属１３を両極とし、第１の誘電体層８
を誘電体とするコンデンサを簡単に作ることができる。
そして、１層目の配線用金属１１に対向する第２の誘電
体層９上に２層目の配線用金属１４を形成する。（第４
図ｃ参照）。なお、第１の誘電体層８の誘電率ε１〉第
２層の誘電体層９の誘電率ε２であるから、不必要な部
分（１層目の配線用金属１１と２層目の配線用金属１４
との間）で形成されるコンデンサは極力押えることが可
能である。
また、以上はバイボーラ構造の集積回路を用いた実施例
について説明したが、モス構造の集積回路にも同様に用
いることができることはもちろんである。
について説明したが、モス構造の集積回路にも同様に用
いることができることはもちろんである。
さらに、コンデンサ配線用金属１０，１３および配線用
金属１１，１４の一部または全部を多結晶シリコンにす
ることもでき、さらに従来による方法を混用することも
できることはもちろんである。以上、詳細に説明したよ
うに、この発明によれば、印加電圧の範囲が非常に広く
（実質上は制限なし）、しかも印加電圧の変動による容
量値の変化のない半導体集積回路を実現することができ
る。
金属１１，１４の一部または全部を多結晶シリコンにす
ることもでき、さらに従来による方法を混用することも
できることはもちろんである。以上、詳細に説明したよ
うに、この発明によれば、印加電圧の範囲が非常に広く
（実質上は制限なし）、しかも印加電圧の変動による容
量値の変化のない半導体集積回路を実現することができ
る。
また、チツプ面積の増加を極力押えることができ、マス
クの追加は１枚のみであり、そのマスク合わせ精度は殆
んど必要なく、簡単なプロセスの変更により実施するこ
とができ、リニアＩＣのようなコンデンサを必要とする
集積回路はもちろんのこと、ロジツクＩＣの。ｏ（５Ｇ
ＮＤ間に接続する容量値の大きいコンデンサを半導体集
積回路中に内蔵することもでき、半導体集積回路の外付
け部品を減少することができるなどの効果がある。
クの追加は１枚のみであり、そのマスク合わせ精度は殆
んど必要なく、簡単なプロセスの変更により実施するこ
とができ、リニアＩＣのようなコンデンサを必要とする
集積回路はもちろんのこと、ロジツクＩＣの。ｏ（５Ｇ
ＮＤ間に接続する容量値の大きいコンデンサを半導体集
積回路中に内蔵することもでき、半導体集積回路の外付
け部品を減少することができるなどの効果がある。
【図面の簡単な説明】
第１図ａおよび第１図ｂ、第２図ａおよび第２図ｂ１第
３図ａおよび第３図ｂはそれぞれ従来の半導体集積回路
に内蔵できるコンデンサの構造図およびその等価回路図
、第４図Ａ，第４図ｂおよび第４図ｃはこの発明の一実
施例を示す構造図である。 １・・・・・・半導体基板、２・・・・・・コレクタと
なる層、３・・・・・・ベースとなる層、４・・・・・
・エミツタとなる層、５・・・・・・絶縁層、６・・・
・・・配線層、７・・・・・・Ｎ＋拡散、８・・・・・
・第１の誘電体層、９・・・・・・第２の誘電体層、１
０・・・・・・１層目のコンデンサ配線用金属、１１・
・・・・・１層目の配線用金属、１２・・・・・・マス
ク、１３・・・・・・２層目のコンデンサ配線用金属；
１４・・・・・・２層目の配線用金属。
３図ａおよび第３図ｂはそれぞれ従来の半導体集積回路
に内蔵できるコンデンサの構造図およびその等価回路図
、第４図Ａ，第４図ｂおよび第４図ｃはこの発明の一実
施例を示す構造図である。 １・・・・・・半導体基板、２・・・・・・コレクタと
なる層、３・・・・・・ベースとなる層、４・・・・・
・エミツタとなる層、５・・・・・・絶縁層、６・・・
・・・配線層、７・・・・・・Ｎ＋拡散、８・・・・・
・第１の誘電体層、９・・・・・・第２の誘電体層、１
０・・・・・・１層目のコンデンサ配線用金属、１１・
・・・・・１層目の配線用金属、１２・・・・・・マス
ク、１３・・・・・・２層目のコンデンサ配線用金属；
１４・・・・・・２層目の配線用金属。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板にＰ層、Ｎ層の何れかまたは両方を形
成して半導体素子を形成し、各々の半導体素子を１層目
の配線用導体層で相互接続すると共に、この１層目の配
線用導体層の特定のものを１層目のコンデンサ配線用導
体層とする半導体集積回路の製造方法において、前記シ
リコン基板および前記１層目のコンデンサ配線用導体層
上に誘電率ε＿１の第１の誘電体層を形成する工程と、
この第１の誘電体層上に誘電率ε＿２（ただしε＿１＞
＞ε＿１）の第２の誘電体層を形成する工程と、前記１
層目のコンデンサ配線用導体層上の第２の誘電体層をマ
スクによつてエッチングする工程と、このエッチングし
た部分に配線用導体層を蒸着し、２層目のコンデンサ配
線用導体層を形成する工程とからなることを特徴とする
半導体集積回路の製造方法。 ２ 前記１層目の配線用導体層、第１層目のコンデンサ
配線用導体層および第２層目の配線用導体層の何れか、
もしくは全てを多結晶シリコンで形成したことを特徴と
する特許請求の範囲第１項記載の半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17369779A JPS5928056B2 (ja) | 1979-12-26 | 1979-12-26 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17369779A JPS5928056B2 (ja) | 1979-12-26 | 1979-12-26 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5693359A JPS5693359A (en) | 1981-07-28 |
| JPS5928056B2 true JPS5928056B2 (ja) | 1984-07-10 |
Family
ID=15965431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17369779A Expired JPS5928056B2 (ja) | 1979-12-26 | 1979-12-26 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928056B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889854A (ja) * | 1981-11-24 | 1983-05-28 | Seiko Epson Corp | 半導体装置 |
| JPS6080264A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体装置 |
| JPS60257554A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS6115359A (ja) * | 1984-07-02 | 1986-01-23 | Rohm Co Ltd | 半導体装置 |
| JPH061823B2 (ja) * | 1985-11-13 | 1994-01-05 | 日本電気株式会社 | 半導体集積回路 |
-
1979
- 1979-12-26 JP JP17369779A patent/JPS5928056B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5693359A (en) | 1981-07-28 |
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