JPS5812345A - 定電圧装置 - Google Patents
定電圧装置Info
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- JPS5812345A JPS5812345A JP11053081A JP11053081A JPS5812345A JP S5812345 A JPS5812345 A JP S5812345A JP 11053081 A JP11053081 A JP 11053081A JP 11053081 A JP11053081 A JP 11053081A JP S5812345 A JPS5812345 A JP S5812345A
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- Japan
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- pinch
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- transistor
- resistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は定電圧装置に関するものである。
第１図に現在利用されている定電圧装置の等価回路図を
示す。仁の装置はピンチオフ抵抗１０１゜１０２！：Ｎ
ＰＮ）ランジスタ１０３で構成される。
示す。仁の装置はピンチオフ抵抗１０１゜１０２！：Ｎ
ＰＮ）ランジスタ１０３で構成される。
第２図にとの装置の従来のレイアウト例を示す。
チップサイズ縮小の為第２図（ａ）の様にピンチオフ抵
抗１０１，１０２が同一分離領域にあり、ピンチオフ抵
抗１０１，１０２ＯＮ＋Ｗ）ツブゲート領域１０４がＮ
ＰＮ）ランジスタ１０３のコレクタ取シ出し領域を兼ね
ていることが多かった。図中１０５．１０６はそれぞれ
ピンチオフ抵抗１０１゜１０２のＰ型抵抗領域、１０７
，１０８れＮＰＮトランジスタ１０３のそれぞれ２Ｍペ
ース領域、Ｎ禰エミ、り領域で、１０９，１１０，１１
１゜１１２．１１３，１１４はそれぞれＮ−型エビタキ
シャル層、Ｐ型絶縁分離層、Ｎ型埋込層、アルミ配線、
コンタクト窓、酸化膜である。第２図（ａ）のｘ−ｘ’
の線に沿って切断した断面図が第２図（ｂ）である０図
中１１７はＰ型基板である。第２図（ａ）の様なマスク
レイアウトを行なった場合、ピンチオフ抵抗１０２にお
いてはピンチオフ抵抗１０１のＮ型ト、プゲート領域１
０４とＰ型抵抗領域１０５との間の逆バイアスよシも大
きな逆バイアスがＮ＋型ト、プゲート領域１０４とＰ型
抵抗領域１０６との間に印加される。−例として、ピン
チオフ抵抗１０１，１０２がマスク上等しく設計され、
Ｎ＋型トップゲート領域１０４とＰ型抵抗領域１０５（
或いは１０６）とで形成されるチャンネル部分のＬ／Ｗ
（第２図（ａ）に示す）が６の場合、ピンチオフ抵抗１
０２，１０２の動作上の抵抗値は、ＮＰＮ）ランジスタ
１０３の電流増幅率ｈｆｅに対して第３図（ａ）の様に
変化する。図中において曲線Ａ。
抗１０１，１０２が同一分離領域にあり、ピンチオフ抵
抗１０１，１０２ＯＮ＋Ｗ）ツブゲート領域１０４がＮ
ＰＮ）ランジスタ１０３のコレクタ取シ出し領域を兼ね
ていることが多かった。図中１０５．１０６はそれぞれ
ピンチオフ抵抗１０１゜１０２のＰ型抵抗領域、１０７
，１０８れＮＰＮトランジスタ１０３のそれぞれ２Ｍペ
ース領域、Ｎ禰エミ、り領域で、１０９，１１０，１１
１゜１１２．１１３，１１４はそれぞれＮ−型エビタキ
シャル層、Ｐ型絶縁分離層、Ｎ型埋込層、アルミ配線、
コンタクト窓、酸化膜である。第２図（ａ）のｘ−ｘ’
の線に沿って切断した断面図が第２図（ｂ）である０図
中１１７はＰ型基板である。第２図（ａ）の様なマスク
レイアウトを行なった場合、ピンチオフ抵抗１０２にお
いてはピンチオフ抵抗１０１のＮ型ト、プゲート領域１
０４とＰ型抵抗領域１０５との間の逆バイアスよシも大
きな逆バイアスがＮ＋型ト、プゲート領域１０４とＰ型
抵抗領域１０６との間に印加される。−例として、ピン
チオフ抵抗１０１，１０２がマスク上等しく設計され、
Ｎ＋型トップゲート領域１０４とＰ型抵抗領域１０５（
或いは１０６）とで形成されるチャンネル部分のＬ／Ｗ
（第２図（ａ）に示す）が６の場合、ピンチオフ抵抗１
０２，１０２の動作上の抵抗値は、ＮＰＮ）ランジスタ
１０３の電流増幅率ｈｆｅに対して第３図（ａ）の様に
変化する。図中において曲線Ａ。
Ｂはそれぞれピンチオフ抵抗１０１，１０２に対応する
。又、第３図（ａ）を基にしてピンチ抵抗１０１゜１０
２の両端に動作上印加される電圧の比αをＮＰＮトラン
ジスタ１０３１ｉｆｅに対してプロットしたものが第３
図（ｂ）である。第３図（ａ） 、 （ｂ）より、この
定電圧装置に５０μＡの定電流を流した場合の出力電圧
Ｖ、のＮＰＮ トランジスタ１０３のｂｆｅに対する変
化を理論的に求めた曲線が第３図（Ｃ）の（Ｉ）である
。ＮＰＮ ）ランジスタ１０３のｈｆｅが製造プロセス
のばらつきによＪ）１００〜４００の間で変化するとす
れば、出力電圧は１．１７３〜１．２５８Ｖの間で変化
し、ばらつき幅はｓｓｍＶとなる。
。又、第３図（ａ）を基にしてピンチ抵抗１０１゜１０
２の両端に動作上印加される電圧の比αをＮＰＮトラン
ジスタ１０３１ｉｆｅに対してプロットしたものが第３
図（ｂ）である。第３図（ａ） 、 （ｂ）より、この
定電圧装置に５０μＡの定電流を流した場合の出力電圧
Ｖ、のＮＰＮ トランジスタ１０３のｂｆｅに対する変
化を理論的に求めた曲線が第３図（Ｃ）の（Ｉ）である
。ＮＰＮ ）ランジスタ１０３のｈｆｅが製造プロセス
のばらつきによＪ）１００〜４００の間で変化するとす
れば、出力電圧は１．１７３〜１．２５８Ｖの間で変化
し、ばらつき幅はｓｓｍＶとなる。
本発明は上記の様な製造プロセスのばらつきによる定電
圧装置の出力電圧のばらつきを低減させる手段を提供せ
んとするものである。
圧装置の出力電圧のばらつきを低減させる手段を提供せ
んとするものである。
本発明による定電圧装置は、−導電型の第１の分離領域
において、−導電型の第１の高不純物濃度領域をコレク
タ取シ出し領域とし、反対導電型の領域をベース領域と
し、該ベース領域中の一導電型の高不純物濃度領域をエ
ミッタ領域とするＮＰＮ）ランジスタと、前記第１の分
離領域或いは一導電型の第２の分離領域において、一端
が前記コレクタ取シ出し領域に接続され他端が前記ベー
ス領域に接続された反対導電型の領域を抵抗領域とし、
前記コレクタ取り出し領域に接続された一導電型の第２
の高不純物濃度領域をトップゲート領域とする第１のピ
ンチオフ抵抗と、−導電型の第３の分離領域において、
一端が前記ベース領域に接続され、他端が前記エミッタ
領域に接続された反対導電型の領域を抵抗領域とし、前
記ペース領域に接続された一導電型の第３の高不純物濃
度領域をトップゲート領域とする第２のピンチオフ抵抗
とから構成されることを特徴とする。
において、−導電型の第１の高不純物濃度領域をコレク
タ取シ出し領域とし、反対導電型の領域をベース領域と
し、該ベース領域中の一導電型の高不純物濃度領域をエ
ミッタ領域とするＮＰＮ）ランジスタと、前記第１の分
離領域或いは一導電型の第２の分離領域において、一端
が前記コレクタ取シ出し領域に接続され他端が前記ベー
ス領域に接続された反対導電型の領域を抵抗領域とし、
前記コレクタ取り出し領域に接続された一導電型の第２
の高不純物濃度領域をトップゲート領域とする第１のピ
ンチオフ抵抗と、−導電型の第３の分離領域において、
一端が前記ベース領域に接続され、他端が前記エミッタ
領域に接続された反対導電型の領域を抵抗領域とし、前
記ペース領域に接続された一導電型の第３の高不純物濃
度領域をトップゲート領域とする第２のピンチオフ抵抗
とから構成されることを特徴とする。
本発明による定電圧装置の第一の実施例を第４図（ａ）
、 （ｂ）に示す。第４図（ａ）においてピンチオフ
抵抗２０１．２０２はそれぞれ別々の分離領域に形成さ
れ、ピンチオフ抵抗２０１はＮＰＮ）ランジスタ２０３
と同一分離領域にある。ピンチオフ抵抗２０１のＮ型ト
ップゲート領域２０４はＮＰＮトランジスタ２０３のコ
レクタ取シ出し領域を兼ねている。図中２１５はピンチ
オフ抵抗２０２のＮ型ト、プゲート領域、２０５．２０
６はそれぞれピンチオフ抵抗２０１，２０２のＰ型抵抗
領域、２０７．２０８はＮＰＮトランジスタ２ｏ３のそ
れぞれＰ型ベース領域、Ｎ型エミッタ領域で、２０９゜
２１０．２１１．２１２．２１３．２１４はそれぞれＮ
−型エピタキシャル層、Ｐ＋型絶縁分離層、Ｎ＋型埋込
層、アルミ配線、コンタクト窓、酸化膜である。第４図
（ａ）のＹ−Ｙ’の線に沿って切断した断面図が第４図
（ｂ）で、図中２１７はＰ型基板である。
、 （ｂ）に示す。第４図（ａ）においてピンチオフ
抵抗２０１．２０２はそれぞれ別々の分離領域に形成さ
れ、ピンチオフ抵抗２０１はＮＰＮ）ランジスタ２０３
と同一分離領域にある。ピンチオフ抵抗２０１のＮ型ト
ップゲート領域２０４はＮＰＮトランジスタ２０３のコ
レクタ取シ出し領域を兼ねている。図中２１５はピンチ
オフ抵抗２０２のＮ型ト、プゲート領域、２０５．２０
６はそれぞれピンチオフ抵抗２０１，２０２のＰ型抵抗
領域、２０７．２０８はＮＰＮトランジスタ２ｏ３のそ
れぞれＰ型ベース領域、Ｎ型エミッタ領域で、２０９゜
２１０．２１１．２１２．２１３．２１４はそれぞれＮ
−型エピタキシャル層、Ｐ＋型絶縁分離層、Ｎ＋型埋込
層、アルミ配線、コンタクト窓、酸化膜である。第４図
（ａ）のＹ−Ｙ’の線に沿って切断した断面図が第４図
（ｂ）で、図中２１７はＰ型基板である。
ピンチオフ抵抗２０１．２０２．ＮＰＮ）ランジスタ２
０３が第２図（２）と同じ形状のものとすると、Ｎ型ト
ップゲート領域２０４とＰ型抵抗２０５との間に印加さ
れる逆バイアス電圧とＮ型トップゲート領域２１５とＰ
副抵抗２０６との間に印加される逆バイアス電圧とは尋
しくなり、前述のαは常に１に保たする。この場合製造
プロセスのばらつきによるＮＰＮ トランジスタ２０３
の電流増幅率ｈｆｅのばらつきはピンチオフ抵抗２０１
，２０２の絶対値のばらつきのみとなる。α＝１一定と
して、ピンチオフ抵抗絶対値のｈｆｅによる変化のみを
考慮して得らｔた出力電圧ｖ０対ｈｆｅの理論曲線が第
３図（Ｃ）の（ＩＩ）に示される。ＮＰＮトランジスタ
２０３の製造プロセスのばらつきによるｈｆｅのばらつ
きを１００〜４００とすると、出力電圧ｖ。
０３が第２図（２）と同じ形状のものとすると、Ｎ型ト
ップゲート領域２０４とＰ型抵抗２０５との間に印加さ
れる逆バイアス電圧とＮ型トップゲート領域２１５とＰ
副抵抗２０６との間に印加される逆バイアス電圧とは尋
しくなり、前述のαは常に１に保たする。この場合製造
プロセスのばらつきによるＮＰＮ トランジスタ２０３
の電流増幅率ｈｆｅのばらつきはピンチオフ抵抗２０１
，２０２の絶対値のばらつきのみとなる。α＝１一定と
して、ピンチオフ抵抗絶対値のｈｆｅによる変化のみを
考慮して得らｔた出力電圧ｖ０対ｈｆｅの理論曲線が第
３図（Ｃ）の（ＩＩ）に示される。ＮＰＮトランジスタ
２０３の製造プロセスのばらつきによるｈｆｅのばらつ
きを１００〜４００とすると、出力電圧ｖ。
は１．２５８〜１．２８８Ｖの間で変化し、ばらつきの
幅はａｏｍＶとなる。この様にピンチオフ抵抗を同一の
分離領域から別々の分離領域にすることにより出力電圧
■。のｈｆｅに対するばらつきは８５ｍＶから３０ｍＶ
へと大幅に縮小される。
幅はａｏｍＶとなる。この様にピンチオフ抵抗を同一の
分離領域から別々の分離領域にすることにより出力電圧
■。のｈｆｅに対するばらつきは８５ｍＶから３０ｍＶ
へと大幅に縮小される。
本発明による第二の実施例を第５図（ａ） 、 （ｂ）
に示す。
に示す。
第５図（ａ）において、ピンチオフ抵抗３０１，３０２
はそれぞれ別々の分離領域に形成され、ピンチオフ抵抗
３０１はＮＰＮ ）ランジスタ３０３とも分離領域を異
にしている。３０４，３１５はそれぞれピンチオフ抵抗
３０１．３０２のＮ型トップゲート領域、３０５，３０
６はそれぞれピンチオフ抵抗３０１，３０２のＰ臘抵抗
領域、３０７゜３０８．３１６はＮＰＮ）ランジスタ３
０３のそれぞれＰ！ＩＩベース領域、Ｎ型工（ツタ領域
、Ｎ１型コレクタ取り出し領域で、３０９，３１０＊３
１１゜３１２．３１３，３１４はそれぞれＮ″″型エピ
タキシャル層、Ｐ＋型絶縁分離層、Ｎ＋型埋込層、アル
ミ配耐、コンタクト窓、酸化膜である。第５図（ａ）の
Ｚ−Ｚ／の線に沿って切断した断面図が第５図（ｂ）で
、図中３１７はＰ型基板である。この様なマスクレイア
ウトにおいても第４図の場合と同様、ＮＰＮトランジス
タ３０３０ｂｆｅに対する良好な定電圧特性が得られる
。
はそれぞれ別々の分離領域に形成され、ピンチオフ抵抗
３０１はＮＰＮ ）ランジスタ３０３とも分離領域を異
にしている。３０４，３１５はそれぞれピンチオフ抵抗
３０１．３０２のＮ型トップゲート領域、３０５，３０
６はそれぞれピンチオフ抵抗３０１，３０２のＰ臘抵抗
領域、３０７゜３０８．３１６はＮＰＮ）ランジスタ３
０３のそれぞれＰ！ＩＩベース領域、Ｎ型工（ツタ領域
、Ｎ１型コレクタ取り出し領域で、３０９，３１０＊３
１１゜３１２．３１３，３１４はそれぞれＮ″″型エピ
タキシャル層、Ｐ＋型絶縁分離層、Ｎ＋型埋込層、アル
ミ配耐、コンタクト窓、酸化膜である。第５図（ａ）の
Ｚ−Ｚ／の線に沿って切断した断面図が第５図（ｂ）で
、図中３１７はＰ型基板である。この様なマスクレイア
ウトにおいても第４図の場合と同様、ＮＰＮトランジス
タ３０３０ｂｆｅに対する良好な定電圧特性が得られる
。
以上の様に、この回路形式の定電圧装置は、二本のピン
チオフ抵抗を別々の分離領域に分ｉることによシ、製造
プロセス上のばらつきの影響の少ない良好な定電圧性を
示す。
チオフ抵抗を別々の分離領域に分ｉることによシ、製造
プロセス上のばらつきの影響の少ない良好な定電圧性を
示す。
第１図は一般的な定電圧装置の等価回路図、第２図（ａ
）、（ｂ）は従来よく用いられてきた第１図のレイアウ
ト平面図と断面図、第３図（ａ）〜（Ｃ）はピンチオフ
抵抗の抵抗値、ピンチオフ抵抗両端の印加電圧比、出力
電圧、それぞれのｈｆｅ依存性を示す図、第４図（ａ）
、 （ｂ）および第５図（ａ） 、 （ｂ）はそれぞ
れ本発明による二つの実施例のレイアウト平面図と断面
図である。 １０１．２０１．３０１・・・・・・ＮＰＮ ）ランジ
スタのコレクターベース関のピンチオフ抵抗、１０２゜
２０２．３０２・・・・・・ＮＰＮ）ランジスタのペー
ス−エミッタ間のピンチオフ抵抗、１０３，２０３゜３
０３・・・・・・ＮＰＮ ）ランジスタ、１０４，２０
４゜３０４・・・・・・ＮＰＮ）ランジスタのコレクタ
ーペース間ピンチオフ抵抗のＮトップゲート領域、１０
５゜２０５．３０５・・・・・・ＮＰＮ ）ランジスタ
のコレクターペース間ピンチオフ抵抗のＰ型抵抗領域。 １０６．２０６．３０６・・・・・・ＮＰＮ）ランジス
タのペース−エミッタ間ピンチオフ抵抗のＰ型抵抗領域
、１０７，２０７，３０７・・・・・・ＮＰＮ ）ラン
ジスタのＰ型ベース、１０８，２０８，３０８・・・・
・・ＮＰＮ）ランジスタのＮ＋型エミッタ、１０９゜２
０９．３０９・・・・・・Ｎ−型エピタキシャル層、１
１０゜２１０．３１０・・°・・・Ｐ型絶縁分離層、１
１１，２１１゜３１１・・・・・・Ｎ型埋込層、１１２
１２１２，３１２・・・・・・アルミ配＠、１１３，２
１３，３１３・・・・・・コンタクト窓、１１４，２１
４，３１４・・・・・・酸化層、２１５．３１５・・・
・・・ＮＰＮト５ンジスタのペース−エミッタ間ピンチ
オフ抵抗のＮ）ｙプゲート領域１．Ｊｔｓ・・・・・・
ＮＰＮ）ランジスタのコレクタ、１１７．２１７，３１
７・°°・・・Ｐ型基板、Ｘ−Ｘ／・−・・・・第２図
（ｂ）断面図の第２図（ａ）平面図における切断線、
Ｙ−Ｙ’・・・・・・第４図（ｂ）断面図の第４図（
ａ）平面図における切断線％Ｚ−Ｚ’・°°・・・第５
図（ｂ）Ｗ＋平面図第４図（ａ）平面図における切断線
、Ａ・・・・・・第２図におけるピンチオフ抵抗１０１
の抵抗値のｈｆｅ依存性、Ｂ・・・・・・・・第２図に
おけるピンチオフ抵抗１０２の抵抗値のｈｆｅ依存性、
α・・・・・・第２図におけるピンチオフ抵抗１０１と
１０２の両端に印加される電圧比、ｖｏ・・・・・・第
１図の定電圧装置の出力電圧、（１）・・・・・・第２
図に従った定電圧装置の出力電圧の対ｈｆｅ理論曲線、
（Ｉｌ）・・・・・・第４図、第５図に従った定電圧装
置の出力電圧の対ｈｆｅ理論曲線。 代理人 弁理士 内 原 晋 ”’７°）第１図 （Ｃ） 蛤３図 第４図
）、（ｂ）は従来よく用いられてきた第１図のレイアウ
ト平面図と断面図、第３図（ａ）〜（Ｃ）はピンチオフ
抵抗の抵抗値、ピンチオフ抵抗両端の印加電圧比、出力
電圧、それぞれのｈｆｅ依存性を示す図、第４図（ａ）
、 （ｂ）および第５図（ａ） 、 （ｂ）はそれぞ
れ本発明による二つの実施例のレイアウト平面図と断面
図である。 １０１．２０１．３０１・・・・・・ＮＰＮ ）ランジ
スタのコレクターベース関のピンチオフ抵抗、１０２゜
２０２．３０２・・・・・・ＮＰＮ）ランジスタのペー
ス−エミッタ間のピンチオフ抵抗、１０３，２０３゜３
０３・・・・・・ＮＰＮ ）ランジスタ、１０４，２０
４゜３０４・・・・・・ＮＰＮ）ランジスタのコレクタ
ーペース間ピンチオフ抵抗のＮトップゲート領域、１０
５゜２０５．３０５・・・・・・ＮＰＮ ）ランジスタ
のコレクターペース間ピンチオフ抵抗のＰ型抵抗領域。 １０６．２０６．３０６・・・・・・ＮＰＮ）ランジス
タのペース−エミッタ間ピンチオフ抵抗のＰ型抵抗領域
、１０７，２０７，３０７・・・・・・ＮＰＮ ）ラン
ジスタのＰ型ベース、１０８，２０８，３０８・・・・
・・ＮＰＮ）ランジスタのＮ＋型エミッタ、１０９゜２
０９．３０９・・・・・・Ｎ−型エピタキシャル層、１
１０゜２１０．３１０・・°・・・Ｐ型絶縁分離層、１
１１，２１１゜３１１・・・・・・Ｎ型埋込層、１１２
１２１２，３１２・・・・・・アルミ配＠、１１３，２
１３，３１３・・・・・・コンタクト窓、１１４，２１
４，３１４・・・・・・酸化層、２１５．３１５・・・
・・・ＮＰＮト５ンジスタのペース−エミッタ間ピンチ
オフ抵抗のＮ）ｙプゲート領域１．Ｊｔｓ・・・・・・
ＮＰＮ）ランジスタのコレクタ、１１７．２１７，３１
７・°°・・・Ｐ型基板、Ｘ−Ｘ／・−・・・・第２図
（ｂ）断面図の第２図（ａ）平面図における切断線、
Ｙ−Ｙ’・・・・・・第４図（ｂ）断面図の第４図（
ａ）平面図における切断線％Ｚ−Ｚ’・°°・・・第５
図（ｂ）Ｗ＋平面図第４図（ａ）平面図における切断線
、Ａ・・・・・・第２図におけるピンチオフ抵抗１０１
の抵抗値のｈｆｅ依存性、Ｂ・・・・・・・・第２図に
おけるピンチオフ抵抗１０２の抵抗値のｈｆｅ依存性、
α・・・・・・第２図におけるピンチオフ抵抗１０１と
１０２の両端に印加される電圧比、ｖｏ・・・・・・第
１図の定電圧装置の出力電圧、（１）・・・・・・第２
図に従った定電圧装置の出力電圧の対ｈｆｅ理論曲線、
（Ｉｌ）・・・・・・第４図、第５図に従った定電圧装
置の出力電圧の対ｈｆｅ理論曲線。 代理人 弁理士 内 原 晋 ”’７°）第１図 （Ｃ） 蛤３図 第４図
Claims (1)
- 一導電型の第一の分離領域において一導電型の篤１の高
不純物濃度領域をコレクタ取り出し領域とし、反対導電
型の領域をペース領域とし、誼ベース領域中の一導電型
の高不純物濃度領域をエミッタ領域とするＮＰＮ ）ラ
ンジスタと、前記第１の分離領域或いは一導電型の第２
の分離領域において、一端が前記コレクタ取シ出し領域
に接続され他端が前記ペース領域に接続された反対導電
製の領域を抵抗領域とし、前記コレクタ取）出し領域に
接続された一導電型の第２の高不純物濃度領域をトップ
ゲート領域とする第１のピンチオフ抵抗と、−導電製の
第３の分離領域において、一端が前記べ一δ領域に接続
され、他端が前記エミッタ領域に接続された反対導電型
の領域を抵抗領域とし、前記ペース領域に接続された一
導電型の第３の高不純物濃度領域をトップゲート領域と
する第２のピンチオフ抵抗とを有する定電圧装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11053081A JPS5812345A (ja) | 1981-07-15 | 1981-07-15 | 定電圧装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11053081A JPS5812345A (ja) | 1981-07-15 | 1981-07-15 | 定電圧装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812345A true JPS5812345A (ja) | 1983-01-24 |
Family
ID=14538138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11053081A Pending JPS5812345A (ja) | 1981-07-15 | 1981-07-15 | 定電圧装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229854A (ja) * | 1983-05-18 | 1984-12-24 | Rohm Co Ltd | 論理回路の集積化構造 |
| EP0524154A2 (en) * | 1991-07-18 | 1993-01-20 | STMicroelectronics S.r.l. | A voltage regulating integrated circuit having high stability and low power consumption features |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133563A (en) * | 1979-04-03 | 1980-10-17 | Nec Corp | Semiconductor integrated circuit |
| JPS55140264A (en) * | 1979-04-18 | 1980-11-01 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS5635456A (en) * | 1979-08-29 | 1981-04-08 | Nec Corp | Semiconductor integrated circuit |
-
1981
- 1981-07-15 JP JP11053081A patent/JPS5812345A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133563A (en) * | 1979-04-03 | 1980-10-17 | Nec Corp | Semiconductor integrated circuit |
| JPS55140264A (en) * | 1979-04-18 | 1980-11-01 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS5635456A (en) * | 1979-08-29 | 1981-04-08 | Nec Corp | Semiconductor integrated circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229854A (ja) * | 1983-05-18 | 1984-12-24 | Rohm Co Ltd | 論理回路の集積化構造 |
| EP0524154A2 (en) * | 1991-07-18 | 1993-01-20 | STMicroelectronics S.r.l. | A voltage regulating integrated circuit having high stability and low power consumption features |
| US5339020A (en) * | 1991-07-18 | 1994-08-16 | Sgs-Thomson Microelectronics, S.R.L. | Voltage regulating integrated circuit |
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