JPS5889872A - 接合形電界効果半導体装置 - Google Patents

接合形電界効果半導体装置

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JPS5889872A
JPS5889872A JP18705281A JP18705281A JPS5889872A JP S5889872 A JPS5889872 A JP S5889872A JP 18705281 A JP18705281 A JP 18705281A JP 18705281 A JP18705281 A JP 18705281A JP S5889872 A JPS5889872 A JP S5889872A
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JP
Japan
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layer
drain
concentration
gate
top gate
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Pending
Application number
JP18705281A
Other languages
English (en)
Inventor
Akira Matsuura
彰 松浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS5889872A publication Critical patent/JPS5889872A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発明は接合形亀界効果トランジスタ(以下J−FET
と称する>1有する半導体装置に関する。
PチャネルJ −FITとバイポーラ素子とを同一半導
体基体に混龜した半導体集積回路装置として、第1図に
示すJ −FET構造が知られている。
同図において、1は低不純物濃度P″″5118 i基
板、2は高濃度N+埋込層、3はP゛基板上にエピタキ
シャル成長した低濃度N一層、4はN″″″層3部を他
部から分離するためのPアイソワーフ1フ部でこれらは
通常のバイポーラICの基体構造である。5.6はソー
ス・ドレインとなるP拡散領域%7はソース・ドレイン
間の基体表面にトップゲートとして不純物をイオン打込
みした浅いN層、8は8層7を介してその下の基体表面
に形成したPチャネル部である。9はゲート取出し部と
なるN+領領域トップゲートN層7と電気的に(例えば
偶部で)接続登れこのゲートへの電圧印加によってソー
ス・ドレイン間のチャネル電流を制御するものである。
このようなJ−FB′T構造においてゲート入力リーク
電流特性がゲート・ドレイン間耐圧によって決定される
。すなわちゲート・ドレイン間電圧が大きくなるほどゲ
ート・リーク電流の増大となり、無視できなくなる。
本発明は上記した点にかんがみて前記したタイプのJ−
FITの改良を施したものであり、その目的はゲート・
ドレイン間耐圧を図り、かつゲートリーク電流を減少さ
せるJ −FETの提供にある。
本発明の内容の説朋に先立って、これまでのJ−FE’
tのゲート入力リーク電流と耐圧を決定する贅因を第1
図のゲート・ドレイン端近傍を拡大した第2図を参照し
て検討する。すなわち、降伏はドレインP領域6とトッ
プゲートN層7とのPN接合J、で起り、一方、ゲート
人カリ−゛り電流はトップゲートN層7とチャネル部の
PjlBとの境界部でドレイン領域に近いPNg合J、
附近で生じる。ここ、でトップゲートのN層7の濃度が
高濃度のP+拡散により形成されたビレ4フ2層6の濃
度より小さいととにより、耐圧はトップグーl個により
fiぼ決定し、かつピンチオフ点く電界、#に中を生ず
る。
本発明は実施例として示した第3図において、ドレイン
端のトラフ−ゲートN層7とビレ4フ2層6との間に低
濃度のP″″″ウエルlO在させるものである。このよ
うな構造とすることによって、トップゲートN層とP−
ウェルとによって耐圧を高めるとともに、ピンチオフ点
−PO電界集中なドレイン引出し部となる2層6まで抵
抗Rを形成することによって緩和する。
例えば、ビレ4フ2層6の不純物濃度が10101Sa
to/awe” 、  ) yプゲートN層の濃度が8
X101@a toms/ as” 、チャネ7up層
の濃度が101・atans/ cxh ”とした場合
、P−ウェルの濃度を5X10”511 Om l 1
01 ”とすれば耐圧は濃度比N()ツブゲート)>1
”(ウェル) によりfiVtF−ウェル側で決定する。
第4図はソース・ドレイン電圧の増加に対するゲート入
力リーク電流特性を表わし、曲111はこ。
れまでのJ−FETの場合、曲IIIはP″″″ウエル
入した本発明によるJ−F E Tの場合でvD8が大
きくなってもリーク電流は少ない状S+t−示している
以上実施例により説明したごとく、本発明によればトッ
プゲートN層とドレイン引出との間に低濃度のP−ウェ
ルな介在させることで、J−FFiTのゲート入力リー
ク電流を減少せしめ、ハイ・インピーダンス特性が得ら
れ、他方では耐圧を向上することにより、バイポーラ・
J−FBTII品の高信頼性化、高性能化が実現できる
本発明はバイボー2・J−FETを有するIC全般に適
用でき、eにオペアンプ系、高入力Δンピーダンス系半
導体製品の改譬に有効である。
本発明は又、バイポーラ・MO8FETII係の半導体
装1の高耐圧化に応用しうるものである。
【図面の簡単な説明】
第1図はこれまでのバイポーラ・J−PETの例を示す
断I1図1.第2(2)は第1図の要部拡大欺面図、第
311は本発明によるバイポーラ・J−FIilTの一
実施例を示す断加図、第4図はゲートリーク電流とソー
ス・ドレイン電圧の関係曲線図である。 1・・・P−8′i基板、2・・・N+颯込層、3・・
・N−エピタキシャル層、4・・・Pアイソレージ冒ン
、5・・。

Claims (1)

  1. 【特許請求の範囲】 1、第1導電型牛導体基体の表面に互いに離−する第2
    導亀置高濃度領域を配設してソース及びドレインとなし
    、ソース・ドレイン間の基体表面にトップゲートとなる
    浅い第1導亀飄層を介して浅い第2導亀一層を形成して
    チャネル部とした接合形電界効果トランジスタを有する
    半導体装置において、トップゲートとなる浅い第1導電
    シ層とドレイン側第2導亀置高濃度領域との間に第2導
    電漏低濃度領域を介在$せることを特徴とする接合形電
    界効果半導体装置。 2、第1導ti*半導体基体をN型シリコン基体とし、
    ソース・ドレインとなる第2導電ffi領域及びチャネ
    ル部をPg領領域びPil1層とする特許請求の範囲第
    fXIllに記職の接合形電界効果半導体装置。
JP18705281A 1981-11-24 1981-11-24 接合形電界効果半導体装置 Pending JPS5889872A (ja)

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Cited By (7)

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