JPS60170964A - 容量素子 - Google Patents

容量素子

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JPS60170964A
JPS60170964A JP2759084A JP2759084A JPS60170964A JP S60170964 A JPS60170964 A JP S60170964A JP 2759084 A JP2759084 A JP 2759084A JP 2759084 A JP2759084 A JP 2759084A JP S60170964 A JPS60170964 A JP S60170964A
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capacitor
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capacitive element
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JP2759084A
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Junichi Hikita
純一 疋田
Shigeyoshi Hayashi
林　成嘉
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Rohm Co Ltd
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Rohm Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/0788—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type comprising combinations of diodes or capacitors or resistors
    • H01L27/0794—Combinations of capacitors and resistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、Ｐ型半導体基板表面のＮ型エピタキシャル
層に形成されたＮ中層と電極層との間に絶縁層を介在さ
せてなる容量素子に関する。
（ロ）従来技術 第１図および第２図は従来の容量素子の構成を略示した
断面図である。
第１図（ａ）において、１はＰ軸型の半導体基板、２は
分離されたＮ−型のエピタキシャル層、３はＮ中層であ
る。このＮ十層３は、通常、いわゆるエミツタ層が用い
られる。４はエピタキシャル層２の表面に形成された絶
縁層としてのシリコン酸化膜である。しかして、前記Ｎ
中層に対応する部分のシリコン酸化膜４ａは、その素子
の容量に応じた適宜の膜厚にエツチングされている。５
ａはこの容量素子の一方の電極、５ｂはＮ十層３に接続
する他方の電極であって、例えば、アルミニウムによっ
て形成される。
しかしながら、この種の容量素子は、片側のＮ”Ｉ研３
がエピタキシャル層２を介して接地された基板ｌに接続
しているから、Ｎ十層３と接地間には浮遊容量が存在す
る。しかも、電極５ｂに印加される電源電圧の変動に伴
い、エピタキシャル層２と基板１間との接合部の空乏層
の拡がり厚さが変化することにより、前記浮遊容量の値
も変化する。
同図（ｂｌは同図（ａｌに示す容量素子の等側口路であ
る。同図おいて、Ｃは電極５ａ、　５ｂ間の容量、■。
Ｃは前記接地間との浮遊容量である。
このような浮遊容量は、その値自体が変化しなりれば比
較的弊害が少ないが、その値が変動すると下記するよう
な問題を生じる。
即ら、第１図に示した如き容量素子を、例えば、ＡＭチ
ューナのフロントエンドにおいて、同調回路と接続せし
め、同調信号をこの容９素子を介して次段へ伝達する場
合、前記容量素子の浮遊容量は同調回路と並列に存在す
ることになる。そのため、電源電圧の変動により浮遊容
量■、Ｃが変化すると、同調周波数がずれる。
一方、他の構造の容量素子として第２図に示すものがあ
る。
同図において、第１図と同一部分は同一符号で示してい
る。６は、エミツタ層であるＮ中層、７はベース層であ
るＰ中層である。８ａ、８ｂは前記Ｎ＋１ｅｆｔ、Ｐ中
層に接続する電極である。この容量素子はＮ十層６とＰ
”ｌｉ７のＰＮ接合の接合容量を利用するものである。
同図（ｂｌは、前記容量素子の等価回路である。ｔｂ１
図に示すように、この容量素子では、第１図で説明した
と同様の浮遊容量Ｖ、Ｃの他に、接合容量Ｃに等価直列
抵抗が入るため、伝送信号の減衰が大きくなるという欠
点がある。
（ハ）目的 この発明に係る容量素子は、電源電圧の変動により浮遊
容量が変化することなく、がっ、等価直列抵抗が低い容
量素子を提供することを目的としている。
（ニ）構成 この発明に係る容量素子は、Ｐ型半導体基板表面のＮ型
エピタキシャル層に形成されたＮ　”　ＩＦｔと金属層
との間に絶縁層を介在させてなる容量素子であって、前
記Ｎ中層の底部にＰ中層を形成し、このＰ中層と前記Ｎ
中層との間が遮断状態になるように、前記Ｐ中層にバイ
アス電圧を与えたごとを特徴としている。
（ホ）実施例 第３図はこの発明に係る容量素子の一実施例の構成を略
示した説明図である。
同図（ａｌは、この実施に係る容量素子の断面図であっ
て、第１図と同一部分は同一符号で示している。９はＮ
”ｌｉ３とエピタキシャル層２との間に形成されるＩ）
中層、１０はＰ十層９とエピタキシャル層２とに接続す
る電極である。しかして、１１はエピタキシャル層２に
対するコンタクト用のＮ中層である。
上述した如き容量素子において、Ｐ十層９とＮ＋十層と
の間が遮断状態となるように、電極１ｏにバイアス電圧
Ｖｃｃが与えられる。また、所望の容量は電極５ａ、５
ｂ間で得られる。
同図（ｂｌは、前述した容量素子の等価回路を示す。
同図において、ＣＩは電極５ａ、５ｂ間で得られる所望
の容量である。ｃ２はＮ十層３とＰ”１ｊｔ９との間の
容量、■、Ｃはエピタキシャル層２と接地された基板１
との間のｎ−遊容量である。
Ｎ十層３とＰ十層９との間の容量ｃ２の値が余り大きく
なると、伝達される信号の減衰量が多くなるという問題
が新たに生じるので、この容量ｃ２は小さいことが望ま
しい。
この実施例では、前記信号の減衰を防止するために、Ｐ
十層９をＮＰＮ　）ランジスタのベース層と、また、Ｎ
十層３はエミッタＮ３と、それぞれ同時に形成している
。Ｎ十層３およびＰ＋１ｉＪ９は、ＮＰＮトランジスタ
のベース・エミッタ間と同じ構造となり、Ｎ十層３の下
部のＰ十層９は極めて薄い。そのため、ベース層のピン
チオフ効果により、容ｉＣ２には極めて高い値の抵抗Ｒ
が直列に接続していることになる。したがって、容量ｃ
２が比較的大きくなっても、この抵抗Ｒが直列に接続さ
れるから、伝達信号の減衰はほとんど問題とならない。
一方、容量Ｖ、Ｃが電源電圧の変動により変化しても、
容量ＣＩとの間に高抵抗Ｒが介在するために、容量Ｃ１
と接地間に存在する浮遊容量に対する交流的影響（接地
間の容量の変化）は無視できる。
また、容量Ｃ２についていえば、電極１ｏに接続するバ
イアス電圧の変化を電極５ｂに与えられる電圧の変化と
同等とすれば、電圧変化に伴う変化はキャンセルされる
。
（へ）効果 この発明に係る容量素子は、Ｐ型半導体基板表面のＮ型
エピタキシャル層に形成されたＮ中層と金属層との間に
絶縁層を介在させてなる容量素子において、前記Ｎ中層
の底部にＰ＋層を形成し、このＰ＋層と前記Ｎ中層との
間が遮断状態になるように、前記Ｐ＋層にバイアス電圧
を与えたことを特徴とするから、所望容量と接地間との
間に存在する浮遊容量が、電源電圧の変動に伴い変化す
ることはない。
また、この発明に係る容量素子は、第２図に示したまう
なＩ）　Ｎ接合容量を用いないため、所望の容量に高い
等価直列抵抗が入ることもない。
【図面の簡単な説明】
第１図および第２図は従来の容量素子の構成を示す説明
図、第３図はこの発明に係る容量素子の一実施例の説明
図である。 １・・・Ｐ型半導体基板、２・・・エビクキシャル層、
３・・・Ｎ中層、４・・・シリコン酸化膜、５ａ１５ｂ
、ＩＯ・・・電極、９−−・Ｐ＋層。

Claims (1)

    【特許請求の範囲】
  1. （１）Ｐ型半導体基板表面のＮ型エピタキシャル層に形
    成されたＮ中層と電極層との間に絶縁層を介在さセてな
    る容量素子において、前記Ｎ中層の底部にＰ中層を形成
    し、このＰ中層と前記Ｎ中層との間が遮断状態になるよ
    うに、前記Ｐ中層にバイアス電圧を与えたことを特徴と
    する容量素子。
JP2759084A 1984-02-15 1984-02-15 容量素子 Granted JPS60170964A (ja)

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JP2759084A JPS60170964A (ja) 1984-02-15 1984-02-15 容量素子

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292459A (ja) * 1985-10-18 1987-04-27 Sanyo Electric Co Ltd 半導体容量結合素子
JPS6292458A (ja) * 1985-10-18 1987-04-27 Sanyo Electric Co Ltd 半導体容量結合素子
US5124761A (en) * 1988-01-22 1992-06-23 Sony Corporation Semiconductor apparatus

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5021212A (ja) * 1973-06-28 1975-03-06
JPS5448490A (en) * 1977-08-06 1979-04-17 Philips Nv Semiconductor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5021212A (ja) * 1973-06-28 1975-03-06
JPS5448490A (en) * 1977-08-06 1979-04-17 Philips Nv Semiconductor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292459A (ja) * 1985-10-18 1987-04-27 Sanyo Electric Co Ltd 半導体容量結合素子
JPS6292458A (ja) * 1985-10-18 1987-04-27 Sanyo Electric Co Ltd 半導体容量結合素子
JPH0453104B2 (ja) * 1985-10-18 1992-08-25 Sanyo Electric Co
JPH0453103B2 (ja) * 1985-10-18 1992-08-25 Sanyo Electric Co
US5124761A (en) * 1988-01-22 1992-06-23 Sony Corporation Semiconductor apparatus

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