JPH0557738B2 - - Google Patents
Info
- Publication number
- JPH0557738B2 JPH0557738B2 JP8425484A JP2548484A JPH0557738B2 JP H0557738 B2 JPH0557738 B2 JP H0557738B2 JP 8425484 A JP8425484 A JP 8425484A JP 2548484 A JP2548484 A JP 2548484A JP H0557738 B2 JPH0557738 B2 JP H0557738B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- capacitive element
- electrode
- junction
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/0788—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type comprising combinations of diodes or capacitors or resistors
- H01L27/0794—Combinations of capacitors and resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
この発明は、Ｐ型半導体基板表面のＮ型エピタ
キシヤル層に形成されたN+層と電極層との間に
絶縁層を介在させてなる容量素子に関する。
キシヤル層に形成されたN+層と電極層との間に
絶縁層を介在させてなる容量素子に関する。
(ロ) 従来技術
第１図および第２図は従来の容量素子を構成を
略示した断面図である。
略示した断面図である。
第１図ａにおいて、１はP++型の半導体基板、
２は分離されたN-型のエピタキシヤル層、３は
N+層である。このN+層３は、通常、いわゆるエ
ミツタ層が用いられる。４はエピタキシヤル層２
の表面に形成された絶縁層としてのシリコン酸化
膜である。しかして、前記N+層に対応する部分
のシリコン酸化膜４ａは、その素子を容量に応じ
た適宜の膜厚にエツチングされている。５ａはこ
の容量素子の一方の電極、５ｂはN+層３に接続
する他方の電極であつて、例えば、アルミニウム
によつて形成される。
２は分離されたN-型のエピタキシヤル層、３は
N+層である。このN+層３は、通常、いわゆるエ
ミツタ層が用いられる。４はエピタキシヤル層２
の表面に形成された絶縁層としてのシリコン酸化
膜である。しかして、前記N+層に対応する部分
のシリコン酸化膜４ａは、その素子を容量に応じ
た適宜の膜厚にエツチングされている。５ａはこ
の容量素子の一方の電極、５ｂはN+層３に接続
する他方の電極であつて、例えば、アルミニウム
によつて形成される。
しかしながら、この種の容量素子は、片側の
N+層３がエピタキシヤル層２を介して接地され
た基板１に接続しているから、N+層３と接地間
には浮遊容量が存在する。しかも、電極５ｂに与
えられる電源電圧の変動に伴い、エピタキシヤル
層２と基板１間との接合部の空乏層の拡がり厚さ
が変化することにより、前記浮遊容量の値も変化
する。
N+層３がエピタキシヤル層２を介して接地され
た基板１に接続しているから、N+層３と接地間
には浮遊容量が存在する。しかも、電極５ｂに与
えられる電源電圧の変動に伴い、エピタキシヤル
層２と基板１間との接合部の空乏層の拡がり厚さ
が変化することにより、前記浮遊容量の値も変化
する。
同図ｂは同図ａに示す容量素子の等価回路であ
る。同図において、Ｃは電極５ａ，５ｂ間の容
量、V.Cは前記接地間との浮遊容量である。
る。同図において、Ｃは電極５ａ，５ｂ間の容
量、V.Cは前記接地間との浮遊容量である。
このような浮遊容量は、その値自体が変化しな
ければ比較的弊害が少ないが、その値が変動する
と下記するような問題を生じる。
ければ比較的弊害が少ないが、その値が変動する
と下記するような問題を生じる。
即ち、第１図に示した如き容量素子を、例え
ば、AMチユーナのフロントエンドにおいて、同
調回路と接続せしめ、同調信号をこの容量素子を
介して次段へ伝達する場合、前記容量素子の浮遊
容量は同調回路と並列に存在することになる。そ
のため、電源電圧の変動により浮遊容量V.Cが変
化すると、同調周波数がずれる。
ば、AMチユーナのフロントエンドにおいて、同
調回路と接続せしめ、同調信号をこの容量素子を
介して次段へ伝達する場合、前記容量素子の浮遊
容量は同調回路と並列に存在することになる。そ
のため、電源電圧の変動により浮遊容量V.Cが変
化すると、同調周波数がずれる。
一方、他の構造の容量素子として第２図に示す
ものがある。
ものがある。
同図において、第１図と同一部分は同一符号で
示している。６は、エミツタ層であるN+層、７
はベース層であるP+層である。８ａ，８ｂ前記
N+層、P+層に接続する電極である。この容量素
子はN+層６とP+層７のPN接合の接合容量を利
用するものである。同図ｂは、前記容量素子の等
価回路である。ｂ図に示すように、この容量素子
では、第１図で説明したと同様の浮遊容量V.Cの
他に、接合容量Ｃに等価直列抵抗が入るため、伝
送信号の減水が大きくなるという欠点がある。
示している。６は、エミツタ層であるN+層、７
はベース層であるP+層である。８ａ，８ｂ前記
N+層、P+層に接続する電極である。この容量素
子はN+層６とP+層７のPN接合の接合容量を利
用するものである。同図ｂは、前記容量素子の等
価回路である。ｂ図に示すように、この容量素子
では、第１図で説明したと同様の浮遊容量V.Cの
他に、接合容量Ｃに等価直列抵抗が入るため、伝
送信号の減水が大きくなるという欠点がある。
ところで、前述したごとき問題を解決するため
に、本発明者は、別途、『Ｐ型半導体基板表面の
Ｎ型エピタキシヤル層に形成されたN+層と電極
層との間に絶縁層を介在させてなる容量素子にお
いて、前記N+層の底部にP+層を形成し、このP+
層と前記N+層との間が遮断状態になるように、
前記P+層にバイアス電圧を与えたことを特徴と
する容量素子』（以下、『容量素子Ａ』という）を
提案している。
に、本発明者は、別途、『Ｐ型半導体基板表面の
Ｎ型エピタキシヤル層に形成されたN+層と電極
層との間に絶縁層を介在させてなる容量素子にお
いて、前記N+層の底部にP+層を形成し、このP+
層と前記N+層との間が遮断状態になるように、
前記P+層にバイアス電圧を与えたことを特徴と
する容量素子』（以下、『容量素子Ａ』という）を
提案している。
第３図は前記容量素子Ａの実施例の構成図であ
る。
る。
同図において、第１図と同一部分は同一符号で
示してある。９はN+層３とエピタキシヤル層２
との間に形成されるP+層、１０はP+層９とエピ
タキシヤル層２とに接続する電極である。しかし
て１１はエピタキシヤル層２に対するコンタクト
用のN+である。かかる構成の容量素子Ａにおい
て、電極１０にバイアス電圧を与えることによ
り、同図ｂに示す等価回路のように、N+層３と
エピタキシヤル層２との間で、容量C2および等
価高抵抗Ｒを得ている。そして、所望の容量C1
が、直列接続された前記容量C2および抵抗Ｒを
介して、浮遊容量V.C（エピタキシヤル層２と接
地された基板１間の容量）に接続するように構成
することにより、電源電圧Vccなどの変動による
浮遊容量V.Cの変化が、容量C1と接地間に現れな
いようにしている。
示してある。９はN+層３とエピタキシヤル層２
との間に形成されるP+層、１０はP+層９とエピ
タキシヤル層２とに接続する電極である。しかし
て１１はエピタキシヤル層２に対するコンタクト
用のN+である。かかる構成の容量素子Ａにおい
て、電極１０にバイアス電圧を与えることによ
り、同図ｂに示す等価回路のように、N+層３と
エピタキシヤル層２との間で、容量C2および等
価高抵抗Ｒを得ている。そして、所望の容量C1
が、直列接続された前記容量C2および抵抗Ｒを
介して、浮遊容量V.C（エピタキシヤル層２と接
地された基板１間の容量）に接続するように構成
することにより、電源電圧Vccなどの変動による
浮遊容量V.Cの変化が、容量C1と接地間に現れな
いようにしている。
しかし、この場合、N+層３の電位がP+層９の
電位（バイアス電圧）に対して低い場合はその差
電圧が1VF（VFはダイオードの順方向電圧）以内
でないと、N+層３とP+層９との間が順方向接続
となるため、この間の接合部がキヤパシタとして
働かない。また、N+層３の電位がP+層９の電位
により高い場合は、その電位差が接合間のブレー
クダウン電圧（通常5V〜7V）以内でなければな
らない。
電位（バイアス電圧）に対して低い場合はその差
電圧が1VF（VFはダイオードの順方向電圧）以内
でないと、N+層３とP+層９との間が順方向接続
となるため、この間の接合部がキヤパシタとして
働かない。また、N+層３の電位がP+層９の電位
により高い場合は、その電位差が接合間のブレー
クダウン電圧（通常5V〜7V）以内でなければな
らない。
そのため、N+層３が前記電圧範囲内にならな
いような回路には、第３図に示したごとき容量素
子Ａを用いることはできない。
いような回路には、第３図に示したごとき容量素
子Ａを用いることはできない。
(ハ) 目的
この発明は上記した問題が発生しないように改
良した容量素子を提供することを目的とする。
良した容量素子を提供することを目的とする。
(ニ) 構成
この発明に係る容量素子は、Ｐ型半導体基板１
表面のＮ型エピタキシヤル層２に形成されたN+
層３と電極層との間に絶縁層４を介在させてなる
容量素子において、容量素子の一方の電極として
絶縁層４の開口にN+層３に接続された電極５ｂ
を設け、前記N+層３の底部に、電極５ｂを回避
し両端が絶縁層４に接続されたP+層９を形成し、
かつ、P+層９とN+層３の間のPN接合、P+層９
とＮ型エピタキシヤル層２の間のPN接合の何れ
が一方が逆方向にバイアスされるように、Ｎ型エ
ピタキシヤル層２に設けた電極１０にバイアス電
圧を与えるようにしたことを特徴としている。
表面のＮ型エピタキシヤル層２に形成されたN+
層３と電極層との間に絶縁層４を介在させてなる
容量素子において、容量素子の一方の電極として
絶縁層４の開口にN+層３に接続された電極５ｂ
を設け、前記N+層３の底部に、電極５ｂを回避
し両端が絶縁層４に接続されたP+層９を形成し、
かつ、P+層９とN+層３の間のPN接合、P+層９
とＮ型エピタキシヤル層２の間のPN接合の何れ
が一方が逆方向にバイアスされるように、Ｎ型エ
ピタキシヤル層２に設けた電極１０にバイアス電
圧を与えるようにしたことを特徴としている。
(ホ) 実施例
第４図は本発明の一実施例を説明するための図
であつて、ａは容量素子の断面図、ｂは容量素子
の等価回路図である。なお、第１図及び第３図と
同一部分は同一符号で示している。
であつて、ａは容量素子の断面図、ｂは容量素子
の等価回路図である。なお、第１図及び第３図と
同一部分は同一符号で示している。
図中１はP++型の半導体基板、２は分離された
N-型エピタキシヤル層、３はN+層である。４は
N-型エピタキシヤル層２の表面に形成された絶
縁層としてのシリコン酸化膜４である。
N-型エピタキシヤル層、３はN+層である。４は
N-型エピタキシヤル層２の表面に形成された絶
縁層としてのシリコン酸化膜４である。
５ａはシリコン酸化膜４ａ上に設けられた容量
素子の一方の電極、５ｂはシリコン酸化膜４の開
口にN+層３に接続するように形成された容量素
子の他方の電極であつて、共に、例えばアルミニ
ウムによつて形成されている。つまり電極５ａと
電極５ｂとの間に容量C1が得られる。
素子の一方の電極、５ｂはシリコン酸化膜４の開
口にN+層３に接続するように形成された容量素
子の他方の電極であつて、共に、例えばアルミニ
ウムによつて形成されている。つまり電極５ａと
電極５ｂとの間に容量C1が得られる。
N+層３とN-型エピタキシヤル層２との間には
P+層９が形成されている。このP+層９はフロー
テイングにされており、電極５ｂを回避してその
両端部分がシリコン酸化膜４に接続されている。
P+層９が形成されている。このP+層９はフロー
テイングにされており、電極５ｂを回避してその
両端部分がシリコン酸化膜４に接続されている。
図中１０は電極５ｂと同様な電極であつて、コ
ンタクト用のN+層１１を介してN-型エピタキシ
ヤル層２に接続されている。
ンタクト用のN+層１１を介してN-型エピタキシ
ヤル層２に接続されている。
この電極１０には、P+層９とN+層３と間の
PN接合（PN接合とする）、P+層９とN-型エ
ピタキシヤル層２の間のPN接合（PN接合と
する）の何れか一方が逆方向にバイアスされるよ
うに、バイアス電圧が与えられている。
PN接合（PN接合とする）、P+層９とN-型エ
ピタキシヤル層２の間のPN接合（PN接合と
する）の何れか一方が逆方向にバイアスされるよ
うに、バイアス電圧が与えられている。
ここで、電極１０に与えられるバイアス電圧を
VCCとして表す。同様に、電極５ｂに与えられる
電圧をＶ、上記PN接合のダイオードの順方向電
圧をVFとして夫々表す。
VCCとして表す。同様に、電極５ｂに与えられる
電圧をＶ、上記PN接合のダイオードの順方向電
圧をVFとして夫々表す。
即ち、ＶがVCCよりVF以上に高くなつたとき
は、PN接合が逆方向にバイアスされる一方、
ＶがVCCよりかなり低くなると、PN接合が逆
方向にバイアスされる。PN接合が逆方向にバイ
アスされると、接合部の空乏層が拡がり、そこに
接合容量が得られる。
は、PN接合が逆方向にバイアスされる一方、
ＶがVCCよりかなり低くなると、PN接合が逆
方向にバイアスされる。PN接合が逆方向にバイ
アスされると、接合部の空乏層が拡がり、そこに
接合容量が得られる。
第４図中C21はPN接合の接合容量、C22は
PN接合の接合容量を夫々示している。
PN接合の接合容量を夫々示している。
接合部の空乏層が拡がると、接合容量だけでな
く、抵抗Ｒも得られる。しかもN+層３とP+層９
はNPNトランジスタのベース・エミツタ間と同
じ構造であつて、N+層３と下部のP+層９は極め
て薄いことから、抵抗Ｒは高抵抗となつている。
く、抵抗Ｒも得られる。しかもN+層３とP+層９
はNPNトランジスタのベース・エミツタ間と同
じ構造であつて、N+層３と下部のP+層９は極め
て薄いことから、抵抗Ｒは高抵抗となつている。
つまりPN接合、の何れか一方が逆方向に
バイアスされる見合つたバイアス電圧が電極１０
に与えられている限り、N+層３とN-型エピタキ
シヤル層２との間に、常に接合容量と高抵抗とが
存在することになる。
バイアスされる見合つたバイアス電圧が電極１０
に与えられている限り、N+層３とN-型エピタキ
シヤル層２との間に、常に接合容量と高抵抗とが
存在することになる。
上記したような容量素子の等価回路を第４図ｂ
に示す。Ｖ・ＣはN-型エピタキシヤル層２と接
地された半導体基番１との間の浮遊容量である。
に示す。Ｖ・ＣはN-型エピタキシヤル層２と接
地された半導体基番１との間の浮遊容量である。
第２図に示す従来の容量素子とは異なり、容量
C1に対して直列の抵抗が存在しないので、この
抵抗による伝達信号と減衰は問題とならない。
C1に対して直列の抵抗が存在しないので、この
抵抗による伝達信号と減衰は問題とならない。
また、PN接合、の何れか一方が逆方向に
バイアスされるようになつているので、第４図に
示すように電極１０に与えるバイアス電圧が変動
したとしても、この変動の影響が伝達信号に与え
られない。なぜなら、電極１０に与えるバイアス
電圧が何らかの要因で変動し、これに伴つて、浮
遊容量Ｖ・Ｃが変化したとしても、高抵抗の抵抗
Ｒの存在により、この影響が伝達信号に現れない
からである。一方、接合容量C2、C22が非常に大
きいと、伝達信号の減水量が大きくなり得るが、
高抵抗の抵抗Ｒの存在によつて、この面での伝達
信号の減衰も問題とならない。
バイアスされるようになつているので、第４図に
示すように電極１０に与えるバイアス電圧が変動
したとしても、この変動の影響が伝達信号に与え
られない。なぜなら、電極１０に与えるバイアス
電圧が何らかの要因で変動し、これに伴つて、浮
遊容量Ｖ・Ｃが変化したとしても、高抵抗の抵抗
Ｒの存在により、この影響が伝達信号に現れない
からである。一方、接合容量C2、C22が非常に大
きいと、伝達信号の減水量が大きくなり得るが、
高抵抗の抵抗Ｒの存在によつて、この面での伝達
信号の減衰も問題とならない。
かような機能を発揮させるのに、PN接合、
の何れか一方を逆方向にバイアスする必要があ
る。これに伴つて、電極５ｂに与えるべき電圧の
範囲にも制限がある。しかし、第３図に示す従来
の容量素子による場合と比較すると、その範囲は
遥かに大きい。よつて、この面で容量素子として
の電気的特性を向上させることができる。
の何れか一方を逆方向にバイアスする必要があ
る。これに伴つて、電極５ｂに与えるべき電圧の
範囲にも制限がある。しかし、第３図に示す従来
の容量素子による場合と比較すると、その範囲は
遥かに大きい。よつて、この面で容量素子として
の電気的特性を向上させることができる。
(ヘ) 効果
以上、本発明に係る容量素子による場合、P+
層９とN+層３の間のPN接合、P+層９とＮ型エ
ピタキシヤル層２の間のPN接合の何れか一方が
逆方向にバイアスされる構成となつているので、
Ｎ型エピタキシヤル層２とＰ型半導体基板１との
間の浮遊容量が電源電圧の変動等により変化して
も、この影響が伝達信号に現れることがない。電
極５ａと電極５ｂとの間の容量に対して抵抗が直
列に入ることもないので、伝達信号の減衰も問題
とならない。しかも電極５ｂに与えることのでき
る電圧の範囲を従来より広くすることができ、回
路設計上好都合である。従つて、容量素子の電気
的特性が向上する。
層９とN+層３の間のPN接合、P+層９とＮ型エ
ピタキシヤル層２の間のPN接合の何れか一方が
逆方向にバイアスされる構成となつているので、
Ｎ型エピタキシヤル層２とＰ型半導体基板１との
間の浮遊容量が電源電圧の変動等により変化して
も、この影響が伝達信号に現れることがない。電
極５ａと電極５ｂとの間の容量に対して抵抗が直
列に入ることもないので、伝達信号の減衰も問題
とならない。しかも電極５ｂに与えることのでき
る電圧の範囲を従来より広くすることができ、回
路設計上好都合である。従つて、容量素子の電気
的特性が向上する。
第１図〜第３図は従来の容量素子を説明するた
めの図であつて、ａは容量素子の断面図、ｂは等
価回路を示す図である。第４図は本発明の容量素
子の一実施例を説明するための図であつて、ａは
容量素子の断面図、ｂは容量素子の等価回路図で
ある。 １……Ｐ型半導体基板、２……エピタキシヤル
層、３……N+層、４……シリコン酸化膜、５ａ，
５ｂ，１０……電極、９……P+層。
めの図であつて、ａは容量素子の断面図、ｂは等
価回路を示す図である。第４図は本発明の容量素
子の一実施例を説明するための図であつて、ａは
容量素子の断面図、ｂは容量素子の等価回路図で
ある。 １……Ｐ型半導体基板、２……エピタキシヤル
層、３……N+層、４……シリコン酸化膜、５ａ，
５ｂ，１０……電極、９……P+層。
Claims (1)
- １ Ｐ型半導体基板１表面のＮ型エピタキシヤル
層２に形成されたN+層３と電極層との間に絶縁
層４を介在させてなる容量素子において、前記容
量素子の一方の電極として前記絶縁層４の開口に
N+層３に接続された電極５ｂを設け、前記N+層
３の底部に、前記電極５ｂを回避し両端が前記絶
縁層４に接続されたP+層９を形成し、かつ、P+
層９とN+層３の間のPN接合、P+層９とＮ型エ
ピタキシヤル層２の間のPN接合の何れか一方が
逆方向にバイアスされるように、Ｎ型エピタキシ
ヤル層２に設けた電極１０にバイアス電圧を与え
るようにしたことを特徴とする容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2548484A JPS60169162A (ja) | 1984-02-13 | 1984-02-13 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2548484A JPS60169162A (ja) | 1984-02-13 | 1984-02-13 | 容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60169162A JPS60169162A (ja) | 1985-09-02 |
| JPH0557738B2 true JPH0557738B2 (ja) | 1993-08-24 |
Family
ID=12167325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2548484A Granted JPS60169162A (ja) | 1984-02-13 | 1984-02-13 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169162A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2740038B2 (ja) * | 1990-06-18 | 1998-04-15 | 株式会社東芝 | Ｍｏｓ（ｍｉｓ）型コンデンサー |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4883787A (ja) * | 1972-02-08 | 1973-11-08 |
-
1984
- 1984-02-13 JP JP2548484A patent/JPS60169162A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4883787A (ja) * | 1972-02-08 | 1973-11-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60169162A (ja) | 1985-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0139873B1 (ko) | 반도체 집적회로장치 | |
| US5401985A (en) | Low voltage monolithic protection diode with a low capacitance | |
| JPS6048106B2 (ja) | 半導体集積回路 | |
| US4214252A (en) | Semiconductor device having a MOS-capacitor | |
| US4538244A (en) | Semiconductor memory device | |
| US5018000A (en) | Semiconductor device using MIS capacitor | |
| US4309626A (en) | Diffused resistor | |
| KR0178825B1 (ko) | 반도체 장치 | |
| US4651178A (en) | Dual inverse zener diode with buried junctions | |
| JPH0557738B2 (ja) | ||
| US5578862A (en) | Semiconductor integrated circuit with layer for isolating elements in substrate | |
| EP0771033A2 (en) | Semiconductor integrated circuit with differential circuit | |
| US5304830A (en) | Semiconductor integrated circuit device for BI-CMOS configuration free from noises on power voltage lines | |
| JPH0449784B2 (ja) | ||
| KR850001643A (ko) | 증폭기 회로 | |
| JPH0453104B2 (ja) | ||
| JPH0449783B2 (ja) | ||
| US5008738A (en) | Semiconductor variable capacitance element | |
| JPH0318345B2 (ja) | ||
| JPS5853864A (ja) | 半導体可変容量素子 | |
| JPH0453103B2 (ja) | ||
| GB2103012A (en) | Variable capacitor | |
| JP3637175B2 (ja) | 半導体装置 | |
| JPH05199040A (ja) | 半導体装置 | |
| JPS6141142B2 (ja) |