JPS60169162A - 容量素子 - Google Patents
容量素子Info
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- JPS60169162A JPS60169162A JP2548484A JP2548484A JPS60169162A JP S60169162 A JPS60169162 A JP S60169162A JP 2548484 A JP2548484 A JP 2548484A JP 2548484 A JP2548484 A JP 2548484A JP S60169162 A JPS60169162 A JP S60169162A
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- 239000003990 capacitor Substances 0.000 title abstract description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/0788—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type comprising combinations of diodes or capacitors or resistors
- H01L27/0794—Combinations of capacitors and resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、Ｐ型半導体基板表面のＮ型エピタキシャル
層に形成されたＮ中層と電極層との間に絶縁層を介在さ
せてなる容量素子に関する。
層に形成されたＮ中層と電極層との間に絶縁層を介在さ
せてなる容量素子に関する。
（ロ）従来技術
第１図および第２図は従来の容量素子の構成を略示した
断面図である。
断面図である。
第１図（ａ）において、１ばＰ＋十型の半導体基板、２
は分離されたＮ−型のエピタキシャル層、３はＮ”Ｆｔ
である。このＮ十層３は、通常、いわゆるエミツタ層が
用いられる。４ばエピタキシャル層２の表面に形成され
た絶縁層としてのシリコン酸化膜である。しかして、前
記Ｎ中層に対応する部分のシリコン酸化膜４ａは、その
素子の容量に応じた適宜の膜厚にエツチングされている
。５ａはこの容量素子の一方の電極、５ｂはＮ”Ｎ３に
接続する他方の電極であって、例えば、アルミニうムに
よって形成される。
は分離されたＮ−型のエピタキシャル層、３はＮ”Ｆｔ
である。このＮ十層３は、通常、いわゆるエミツタ層が
用いられる。４ばエピタキシャル層２の表面に形成され
た絶縁層としてのシリコン酸化膜である。しかして、前
記Ｎ中層に対応する部分のシリコン酸化膜４ａは、その
素子の容量に応じた適宜の膜厚にエツチングされている
。５ａはこの容量素子の一方の電極、５ｂはＮ”Ｎ３に
接続する他方の電極であって、例えば、アルミニうムに
よって形成される。
しかしながら、この種の容量素子は、片側のＮ十層３が
エピタキシャル層２を介して接地された基板１に接続し
ているから、Ｎ十層３と接地間には浮遊容量が存在する
。しかも、電極５ｂに与えられる電源電圧の変動に伴い
、エピタキシャルＮ２と基板１間との接合部の空乏層の
拡がり厚さが変化することにより、前記浮遊容量の値も
変化する。
エピタキシャル層２を介して接地された基板１に接続し
ているから、Ｎ十層３と接地間には浮遊容量が存在する
。しかも、電極５ｂに与えられる電源電圧の変動に伴い
、エピタキシャルＮ２と基板１間との接合部の空乏層の
拡がり厚さが変化することにより、前記浮遊容量の値も
変化する。
同図（ｂ）は同図（ａ）に示す容量素子の等価回路であ
る。同図おいて、Ｃは電極５ａ、５ｂ間の容量、Ｖ。
る。同図おいて、Ｃは電極５ａ、５ｂ間の容量、Ｖ。
Ｃは前記接地間との浮遊容量である。
このような浮遊容量は、その値自体が変化しなければ比
較的弊害が少ないが、その値が変動すると下記するよう
な問題を生じる。
較的弊害が少ないが、その値が変動すると下記するよう
な問題を生じる。
即ち、第１図に示した如き容量素子を、例えば、ＡＭチ
ューナのフロントエンドにおいて、同調回路と接続せし
め、同調信号をこの容量素子を介して次段へ伝達する場
合、前記容量素子の浮遊容量は同調回路と並列に存在す
ることになる。そのため、電源電圧の変動により浮遊容
量Ｖ、Ｃが変化すると、同調周波数がずれる。
ューナのフロントエンドにおいて、同調回路と接続せし
め、同調信号をこの容量素子を介して次段へ伝達する場
合、前記容量素子の浮遊容量は同調回路と並列に存在す
ることになる。そのため、電源電圧の変動により浮遊容
量Ｖ、Ｃが変化すると、同調周波数がずれる。
一方、他の構造の容量素子として第２図に示すものがあ
る。
る。
同図において、第１図と同一部分は同一符号で示してい
る。６は、エミツタ層であるＮ中層、７はベース層であ
るＰ＋層である。８ａ、８ｂは前記Ｎ＋層、Ｐ＋層に接
続する電極である。この容量素子はＮ＋十層とＰ＋層７
のＰＮ接合の接合容量を利用するものである。同図（ｂ
）は、前記容量素子の等価回路である。（ｂ）図に示す
ように、この容量素子では、第１図で説明したと同様の
浮遊容量■。
る。６は、エミツタ層であるＮ中層、７はベース層であ
るＰ＋層である。８ａ、８ｂは前記Ｎ＋層、Ｐ＋層に接
続する電極である。この容量素子はＮ＋十層とＰ＋層７
のＰＮ接合の接合容量を利用するものである。同図（ｂ
）は、前記容量素子の等価回路である。（ｂ）図に示す
ように、この容量素子では、第１図で説明したと同様の
浮遊容量■。
Ｃの他に、接合容量Ｃに等価直列抵抗が入るため一１伝
送信号の減衰が大きくなるという欠点がある。
送信号の減衰が大きくなるという欠点がある。
ところ′で、前述したごとき問題を解決するために、本
発明者は、別途、ｒＰ型半導体基板表面のＮ型エピタキ
シャル層に形成されたＮ中層と電極層との間に絶縁層を
介在させてなる容量素子において、前記Ｎ中層の底部に
Ｐ＋層を形成し、このＰ＋層と前記Ｎ中層との間が遮断
状態になるように、前記Ｐ＋層にバイアス電圧を与えた
ことを特徴とする容量素子ｊ （以下、「容量素子Ａ」
という）を提案している。
発明者は、別途、ｒＰ型半導体基板表面のＮ型エピタキ
シャル層に形成されたＮ中層と電極層との間に絶縁層を
介在させてなる容量素子において、前記Ｎ中層の底部に
Ｐ＋層を形成し、このＰ＋層と前記Ｎ中層との間が遮断
状態になるように、前記Ｐ＋層にバイアス電圧を与えた
ことを特徴とする容量素子ｊ （以下、「容量素子Ａ」
という）を提案している。
第３図は前記容量素子Ａの実施例の構成図である。
同図において、第１図と同一部分は同一符号で示しであ
る。９はＮ十層３とエピタキシャル層２との間に形成さ
れるＰ”Ｎ、１０はＰ”ｌＷ９とエピタキシャル層２と
に接続する電極である。しかして１１ハ工ビタキシヤル
層２に対するコンタクト用のＮ＋である。かかる構成の
容量素子Ａにおいて、電極１０にバイアス電圧を与える
ことにより、同図（ｂｌに示す等価回路のように、Ｎ十
層３とエピタキシャルＮ２との間で、容量Ｃ２および等
測高抵抗Ｒを得ている。そして、所望の容量ＣＩが、直
列接続された前記容量Ｃ２および抵抗Ｒを介して、浮遊
容量Ｖ、Ｃ（エピタキシャル層２と接地された基板１間
の容量）に接続するように構成することにより、電源電
圧Ｖｃｃなどの変動による浮遊容量Ｖ。
る。９はＮ十層３とエピタキシャル層２との間に形成さ
れるＰ”Ｎ、１０はＰ”ｌＷ９とエピタキシャル層２と
に接続する電極である。しかして１１ハ工ビタキシヤル
層２に対するコンタクト用のＮ＋である。かかる構成の
容量素子Ａにおいて、電極１０にバイアス電圧を与える
ことにより、同図（ｂｌに示す等価回路のように、Ｎ十
層３とエピタキシャルＮ２との間で、容量Ｃ２および等
測高抵抗Ｒを得ている。そして、所望の容量ＣＩが、直
列接続された前記容量Ｃ２および抵抗Ｒを介して、浮遊
容量Ｖ、Ｃ（エピタキシャル層２と接地された基板１間
の容量）に接続するように構成することにより、電源電
圧Ｖｃｃなどの変動による浮遊容量Ｖ。
Ｃの変化が、容量Ｃ１と接地間に現れないようにしてい
る。
る。
しかし、この場合、Ｎ十層３の電位がＰ＋層９の電位（
バイヤス電圧）に対して低い場合はその差電圧がＩＶＦ
（ＶＦはダイオードの順方向電圧）以内でないと、Ｎ
＋ＦＪ３とＰ”Ｊｔｆ９との間が順方向接続となるため
、この間の接合部がキャパシタとして働かない。また、
Ｎ十層３の電位がＰ＋Ｎ９の電位より高い場合は、その
電位差が接合間のブレークダウン電圧（通常５Ｖ〜７■
）以内でなければならない。
バイヤス電圧）に対して低い場合はその差電圧がＩＶＦ
（ＶＦはダイオードの順方向電圧）以内でないと、Ｎ
＋ＦＪ３とＰ”Ｊｔｆ９との間が順方向接続となるため
、この間の接合部がキャパシタとして働かない。また、
Ｎ十層３の電位がＰ＋Ｎ９の電位より高い場合は、その
電位差が接合間のブレークダウン電圧（通常５Ｖ〜７■
）以内でなければならない。
そのため、Ｎ十層３が前記電圧範囲内にならないような
回路には、第３図に示したごとき容量素子Ａを用いるこ
とはできない。
回路には、第３図に示したごとき容量素子Ａを用いるこ
とはできない。
（ハ）目的
この発明に係る容量素子は、電源電圧の変動により浮遊
容量が変化することなく、かつ、等価直列抵抗が低い容
量素子を提供することを目的としている。
容量が変化することなく、かつ、等価直列抵抗が低い容
量素子を提供することを目的としている。
（ニ）構成
この発明に係る容量素子は、Ｐ型半導体基板表面のＮ型
エピタキシャル層に形成されたＮ中層と電極層との間に
絶縁層を介在させてなる容量素子であって、前記Ｎ＋層
の底部にＰ十層を形成し、かつ、前記Ｎ中層とＰ＋層と
の間またはＰ＋層とエピタキシャル層との間の少なくと
も一方が遮断状態となるように、前記エピタキシャル層
にバイアス電圧を与えたことを特徴としている。
エピタキシャル層に形成されたＮ中層と電極層との間に
絶縁層を介在させてなる容量素子であって、前記Ｎ＋層
の底部にＰ十層を形成し、かつ、前記Ｎ中層とＰ＋層と
の間またはＰ＋層とエピタキシャル層との間の少なくと
も一方が遮断状態となるように、前記エピタキシャル層
にバイアス電圧を与えたことを特徴としている。
（ホ）実施例
実差■±
第４図はこの発明に係る容量素子の一実施例の構成を略
示した説明図である。
示した説明図である。
同図ｆａｌは、この発明に係る容量素子の一実施例の断
面図であって、第１図および第３図と同一部分は同一符
号で示している。、しかして、電極５ｂはＮ十層３とＰ
十層９とに接続し、電極１０はコンタクト用のＮ” Ｊ
ｉｌｌを介してエピタキシャル層２に接続している。
面図であって、第１図および第３図と同一部分は同一符
号で示している。、しかして、電極５ｂはＮ十層３とＰ
十層９とに接続し、電極１０はコンタクト用のＮ” Ｊ
ｉｌｌを介してエピタキシャル層２に接続している。
上述した如き容量素子において、Ｐ十層９とエピタキシ
ャル層２との間が遮断状態となるように、電極１０にバ
イアス電圧Ｖｃｃ（通常、電源電圧）が与えられる。ま
た、所望の容量は電極５ａ、５ｂ間で得られる。
ャル層２との間が遮断状態となるように、電極１０にバ
イアス電圧Ｖｃｃ（通常、電源電圧）が与えられる。ま
た、所望の容量は電極５ａ、５ｂ間で得られる。
同図（ｂｌは、前述した容量素子の等価回路を示す。
同図において、Ｃ１は電極５ａ、５ｂ間で得られる所望
の接合容量である。Ｃ２はエピタキシャル層２とＰ”層
９との間の接合容量、Ｖ、Ｃはエピタキシャル層２と接
地された基板１との間の浮遊容量である。
の接合容量である。Ｃ２はエピタキシャル層２とＰ”層
９との間の接合容量、Ｖ、Ｃはエピタキシャル層２と接
地された基板１との間の浮遊容量である。
Ｎ十層３とＰ”３９とは同電位であるから、この間では
容量を生じない。一方、前記容量Ｃ２の値が余り大きく
なると、伝達される信号の減衰量が多くなるという問題
が新たに生じるので、ごの容量Ｃ２は小さいことが望ま
しい。
容量を生じない。一方、前記容量Ｃ２の値が余り大きく
なると、伝達される信号の減衰量が多くなるという問題
が新たに生じるので、ごの容量Ｃ２は小さいことが望ま
しい。
この実施例では、前記信号の減衰を防止するために、Ｐ
”ｌＷ９をＮＰＮ ）ランジスタのベース層と、また、
Ｎ十層３はエミツタ層３と、それぞれ同時に形成してい
る。Ｎ＋Ｎ３およびＰ＋Ｊｔｆｉ９は、ＮＰＮ ）ラン
ジスタのベース・エミソク間と同じ構造となり、Ｎ十層
３の下部のＰ十層９は極めて薄い。そのため、ベース層
のピンチオフ効果により、容量Ｃ２には極めて高い値の
抵抗Ｒが直列に接続していることになる。したがって、
容量Ｃ２が比較的太き（なっても、この抵抗Ｒが直列に
接続されるから、伝達信号の減衰はほとんど問題となら
ない。
”ｌＷ９をＮＰＮ ）ランジスタのベース層と、また、
Ｎ十層３はエミツタ層３と、それぞれ同時に形成してい
る。Ｎ＋Ｎ３およびＰ＋Ｊｔｆｉ９は、ＮＰＮ ）ラン
ジスタのベース・エミソク間と同じ構造となり、Ｎ十層
３の下部のＰ十層９は極めて薄い。そのため、ベース層
のピンチオフ効果により、容量Ｃ２には極めて高い値の
抵抗Ｒが直列に接続していることになる。したがって、
容量Ｃ２が比較的太き（なっても、この抵抗Ｒが直列に
接続されるから、伝達信号の減衰はほとんど問題となら
ない。
一方、容量Ｖ、Ｃが電源電圧の変動により変化しても、
容量ＣＩとの間に高抵抗Ｒが介在するために、容量Ｃ１
と接地間に存在する浮遊容量に対する交流的影響（接地
間の容量の変化）は無視できる。
容量ＣＩとの間に高抵抗Ｒが介在するために、容量Ｃ１
と接地間に存在する浮遊容量に対する交流的影響（接地
間の容量の変化）は無視できる。
また、容量Ｃ２についていえば、電極５ｂを電源電圧と
同じ依存性をもつ電位に接続する場合は、電源電圧変動
による容量値の変化はない。
同じ依存性をもつ電位に接続する場合は、電源電圧変動
による容量値の変化はない。
爽胤皿ｌ
前記第１の実施例では、Ｎ十層３とＰ”Ｆｔ９とは電極
５ｂで接続されているとして説明した。しかし、これら
は必ずしも、短絡される必要はな（、第５図に示すよう
にＰ十層９をいわゆるフローティングさせてもよい。同
図において、第４図と同一部分は同一符号で示している
。
５ｂで接続されているとして説明した。しかし、これら
は必ずしも、短絡される必要はな（、第５図に示すよう
にＰ十層９をいわゆるフローティングさせてもよい。同
図において、第４図と同一部分は同一符号で示している
。
即ち、Ｎ十Ｊｉ３の電位がエピタキシャル層２に与えら
れるバイアス電圧ＶｃｃよりＶＦ以上に高くなったとき
は、Ｎ”Ｎ３とＰ”Ｆｔ９との間に逆電圧が作用し、一
方、前記電位がＶｃｃよりかなり低くなるとＰ＋Ｆｉ９
とエピタキシャルＮ２との間に逆電圧が作用する。した
がって、Ｎ”層３とエピタキシャル層２との間には常に
、容量が存在するから、この実施例によっても、前記第
１の実施例と同様の効果を得ることができる。
れるバイアス電圧ＶｃｃよりＶＦ以上に高くなったとき
は、Ｎ”Ｎ３とＰ”Ｆｔ９との間に逆電圧が作用し、一
方、前記電位がＶｃｃよりかなり低くなるとＰ＋Ｆｉ９
とエピタキシャルＮ２との間に逆電圧が作用する。した
がって、Ｎ”層３とエピタキシャル層２との間には常に
、容量が存在するから、この実施例によっても、前記第
１の実施例と同様の効果を得ることができる。
（へ）効果
この発明に係る容量素子は、Ｐ型半導体基板表面のＮ型
エピクキシャル層に形成されたＮ中層と電極層との間に
絶縁層を介在させてなる容量素子において、前記Ｎ中層
の底部にＰ中層を形成し、かつ、前記Ｎ中層とＰ中層と
の間またはＰ”Ｐｆとエピタキシャル層との間の少なく
とも一方が遮断状態になるように、前記エピタキシャル
層にバイアス電圧を与えたことを特徴とするから、所望
容量と接地間との間に存在する浮遊容量が、電源電圧の
変動に伴い変化することはない。
エピクキシャル層に形成されたＮ中層と電極層との間に
絶縁層を介在させてなる容量素子において、前記Ｎ中層
の底部にＰ中層を形成し、かつ、前記Ｎ中層とＰ中層と
の間またはＰ”Ｐｆとエピタキシャル層との間の少なく
とも一方が遮断状態になるように、前記エピタキシャル
層にバイアス電圧を与えたことを特徴とするから、所望
容量と接地間との間に存在する浮遊容量が、電源電圧の
変動に伴い変化することはない。
また、この発明に係る容量素子によれば、Ｎ＋層に比較
的広い範囲の電圧を設定できるので、回路設計上好都合
である。
的広い範囲の電圧を設定できるので、回路設計上好都合
である。
さらに、この発明に係る容量素子は、第２図に示したよ
うなＰＮ接合容量を用いないため、所望の容量に高い等
価直列抵抗が入ることもない。
うなＰＮ接合容量を用いないため、所望の容量に高い等
価直列抵抗が入ることもない。
第１図〜第３図は従来の容量素子の構成を示す説明図、
第４図および第５図はこの発明に係る容量素子の一実施
例の説明図である。 ｌ・・・Ｐ型半導体基板、２・・・エピタキシャル層、
３・・・Ｎ”Ｊｔｉ、４・・・シリコン酸化膜、５ａ、
５ｂ、 １０＝ ＝ ・電極、９・・・Ｐ中層。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 第３図 第４図 ｃｃ
第４図および第５図はこの発明に係る容量素子の一実施
例の説明図である。 ｌ・・・Ｐ型半導体基板、２・・・エピタキシャル層、
３・・・Ｎ”Ｊｔｉ、４・・・シリコン酸化膜、５ａ、
５ｂ、 １０＝ ＝ ・電極、９・・・Ｐ中層。 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 治 第３図 第４図 ｃｃ
Claims (1)
- （１）Ｐ型半導体基板表面のＮ型エピタキシャル層に形
成されたＮ中層と電極層との間に絶縁層を介在させてな
る容量素子において、前記Ｎ中層の底部にＰ＋層を形成
し、かつ、前記Ｎ中層とＰ＋層との間またはＰ＋層とエ
ピタキシャル層との間の少なくとも一方が遮断状態とな
るように、前記エピタキシャル層にバイアス電圧を与え
たことを特徴とする容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2548484A JPS60169162A (ja) | 1984-02-13 | 1984-02-13 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2548484A JPS60169162A (ja) | 1984-02-13 | 1984-02-13 | 容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60169162A true JPS60169162A (ja) | 1985-09-02 |
| JPH0557738B2 JPH0557738B2 (ja) | 1993-08-24 |
Family
ID=12167325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2548484A Granted JPS60169162A (ja) | 1984-02-13 | 1984-02-13 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360989A (en) * | 1990-06-18 | 1994-11-01 | Kabushiki Kaisha Toshiba | MIS type capacitor having reduced change in capacitance when biased in forward and reverse directions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4883787A (ja) * | 1972-02-08 | 1973-11-08 |
-
1984
- 1984-02-13 JP JP2548484A patent/JPS60169162A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4883787A (ja) * | 1972-02-08 | 1973-11-08 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360989A (en) * | 1990-06-18 | 1994-11-01 | Kabushiki Kaisha Toshiba | MIS type capacitor having reduced change in capacitance when biased in forward and reverse directions |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0557738B2 (ja) | 1993-08-24 |
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