JPS5923569A - 半導体可変容量素子 - Google Patents
半導体可変容量素子Info
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- JPS5923569A JPS5923569A JP13349682A JP13349682A JPS5923569A JP S5923569 A JPS5923569 A JP S5923569A JP 13349682 A JP13349682 A JP 13349682A JP 13349682 A JP13349682 A JP 13349682A JP S5923569 A JPS5923569 A JP S5923569A
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- 239000002184 metal Substances 0.000 claims description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アナログ信号処理における増幅、変調、復調
1周波数変換及び、発振回路への応用を可能ならしめる
半導体可変容量素子に関する。
1周波数変換及び、発振回路への応用を可能ならしめる
半導体可変容量素子に関する。
半導体可変容量素子としては、PN接合容量のバイアス
電圧依存性を利用したものや、又MIS型可変可変容量
素子知であるが、バイアス電圧の変化に対する容量の変
化が小さいという欠点がある。本発明は、かかる欠点を
除くためになされたもので、MIS容量における実効面
積がPN接合のバイアス電圧により変化することを利用
した可変容量素子を提供するものである。
電圧依存性を利用したものや、又MIS型可変可変容量
素子知であるが、バイアス電圧の変化に対する容量の変
化が小さいという欠点がある。本発明は、かかる欠点を
除くためになされたもので、MIS容量における実効面
積がPN接合のバイアス電圧により変化することを利用
した可変容量素子を提供するものである。
第1図は、本発明の半導体可変容量素子の等価回路を示
したもので、PN接合の接合容量CJとN型(又はP型
)半導体と絶縁物、金属電極で構造させるMIS容量(
とからなシ、 CT=CI+虫 ・・・・・・・・
・・・(1)で表わされる0端子1,2個のバイアス電
圧を変化させる事により、CI、CMが共に変化しCT
が変化する。以下本発明の実施例について図面を用いて
説明する。
したもので、PN接合の接合容量CJとN型(又はP型
)半導体と絶縁物、金属電極で構造させるMIS容量(
とからなシ、 CT=CI+虫 ・・・・・・・・
・・・(1)で表わされる0端子1,2個のバイアス電
圧を変化させる事により、CI、CMが共に変化しCT
が変化する。以下本発明の実施例について図面を用いて
説明する。
第2図は、本発明の実施例を、平面配置図(イ)、平面
要部拡大図(ロ)、断面図P−1で図示したものである
〇同図(イ)中の領域1〜3は、各々、半導体可変容量
素子の半導体電極へのコンタクト用電極、金属電極容量
側#を行なう半導体領域へのコンタクト用電極である。
要部拡大図(ロ)、断面図P−1で図示したものである
〇同図(イ)中の領域1〜3は、各々、半導体可変容量
素子の半導体電極へのコンタクト用電極、金属電極容量
側#を行なう半導体領域へのコンタクト用電極である。
4は容量制御を行なう餘(又はN+)半導体領域で、濃
度は、1016〜1o18m−6,6はN−(又はp−
)半導体領域よりなるMIS容量の半導体部分で、濃度
は〜10 は である。領域6,7は各々、領域5への
コンタクトを取るだめの高濃度(1018〜1o20)
のN+ (又はp+)の半導体領域である。又7ば、本
発明の半導体可変容量素子を半導体集積回路装置内にお
いて、他の素子から分離するだめの分離領域でもある。
度は、1016〜1o18m−6,6はN−(又はp−
)半導体領域よりなるMIS容量の半導体部分で、濃度
は〜10 は である。領域6,7は各々、領域5への
コンタクトを取るだめの高濃度(1018〜1o20)
のN+ (又はp+)の半導体領域である。又7ば、本
発明の半導体可変容量素子を半導体集積回路装置内にお
いて、他の素子から分離するだめの分離領域でもある。
図(ロ)は、図(イ)中の破線で囲んだ部分の拡大図で
ある。図(ハ)は、図(イ)の線分A A/での断面図
を示しだもので、領域8は高濃度(1018i3)のN
+ (又はp+)半導体領域。
ある。図(ハ)は、図(イ)の線分A A/での断面図
を示しだもので、領域8は高濃度(1018i3)のN
+ (又はp+)半導体領域。
領域9は絶縁物質、領域10は低濃度〜1015d3の
p−(又はN−)の半導体基板である。
p−(又はN−)の半導体基板である。
次に本発明の動作原理について、第2図(ロ)を用いて
説明する。PN接合の空乏層の幅をW(V)とすると、
領域6の部分の面積S (crA )は(2)式で与え
られる。
説明する。PN接合の空乏層の幅をW(V)とすると、
領域6の部分の面積S (crA )は(2)式で与え
られる。
S = Ca −2W(V))2=−==・(2JMI
S容量CM(F/cat)は絶縁膜の単位面積当りの容
量をCr(F/crl)とすれば(3)式で表わされる
。
S容量CM(F/cat)は絶縁膜の単位面積当りの容
量をCr(F/crl)とすれば(3)式で表わされる
。
雫=CI・S ・・・・曲・・・(3)
虫のバイアス電圧変化率を””1fdVで表わすと、(
4)〜(8)で与えられる。
虫のバイアス電圧変化率を””1fdVで表わすと、(
4)〜(8)で与えられる。
d蔗 dS
I’ dV dwrv)””””””(5)但し、こ
こに (力、(8)式において、ε。は真空の誘電率、ε6は
半導体の比誘電率、qは素電荷、NA、NDは各々P型
。
こに (力、(8)式において、ε。は真空の誘電率、ε6は
半導体の比誘電率、qは素電荷、NA、NDは各々P型
。
N型半導体の不純物濃度、■DはPN接合の拡散電位差
、■は印加電圧を素ゎす。領域6の面積Sはa = 2
W(V)のとき、0となり、従って雫−0でCTは最
小値を取る。
、■は印加電圧を素ゎす。領域6の面積Sはa = 2
W(V)のとき、0となり、従って雫−0でCTは最
小値を取る。
本発明の可変容量素子を実現するためには、N型、P型
半導体領域の幅を極力小さくし、小さなバイアス電圧の
変化で大きな容量値の変化を、得られるようにすること
が望ましい。
半導体領域の幅を極力小さくし、小さなバイアス電圧の
変化で大きな容量値の変化を、得られるようにすること
が望ましい。
第2図の実施例は、領域6が矩型の場合であるが、円型
或いは、領域4が櫛型構造のものも、同様の効果がある
。
或いは、領域4が櫛型構造のものも、同様の効果がある
。
以上、詳述したように、本発明によれば、従来のバイポ
ーラ及びMOSプロセスにより簡単に、制御電圧により
、その容量値が変化する半導体可変容量素子を形成し得
る。
ーラ及びMOSプロセスにより簡単に、制御電圧により
、その容量値が変化する半導体可変容量素子を形成し得
る。
第1図は、半導体可変容量素子の等価回路図、第2図(
イ)は、本発明の半導体可変容量素子の実施例の平面図
、同図(ロ)は、(イ)図中の破線で囲んだ領域Bの要
部拡大平面図、同図(/Jは、(イ)図中の線分AA’
での断面図である。 1.2.3・・・・・・金属電極、4・・・・・・p+
=4=導体領域、6・・・・・・N半導体領域、6・・
・・・・N半導体領域、7 ・・・・P1半導体領域、
8・・・・・・1半導体領域、9・・・・・・絶縁膜、
10・・・・・・P半導体基板。
イ)は、本発明の半導体可変容量素子の実施例の平面図
、同図(ロ)は、(イ)図中の破線で囲んだ領域Bの要
部拡大平面図、同図(/Jは、(イ)図中の線分AA’
での断面図である。 1.2.3・・・・・・金属電極、4・・・・・・p+
=4=導体領域、6・・・・・・N半導体領域、6・・
・・・・N半導体領域、7 ・・・・P1半導体領域、
8・・・・・・1半導体領域、9・・・・・・絶縁膜、
10・・・・・・P半導体基板。
Claims (1)
- 【特許請求の範囲】 (11MIs型(金属−絶縁物一半導体)容量の半導体
電極を形成する低不純物濃度−導電型半導体部と、前記
半導体部内に設けた容量制御領域を形成する高不純物濃
度反対導電型半導体部と一1絶縁物を介して、金属電極
とを設け、上記−導電型及び反対導電型半導体部に、コ
ンタクト用電極を設けた構成の半導体可変容量素子。 (2)−導電型半導体部と反対導電型半導体部のコンタ
クト電極に、バイアス電圧を印加し、前記2導電型半導
体部間のPN接合の空乏層の幅を変化させる手段を含む
ことを特徴とする特許請求の範囲第1項に記載の半導体
可変容量素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13349682A JPS5923569A (ja) | 1982-07-29 | 1982-07-29 | 半導体可変容量素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13349682A JPS5923569A (ja) | 1982-07-29 | 1982-07-29 | 半導体可変容量素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5923569A true JPS5923569A (ja) | 1984-02-07 |
Family
ID=15106122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13349682A Pending JPS5923569A (ja) | 1982-07-29 | 1982-07-29 | 半導体可変容量素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5923569A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62243405A (ja) * | 1986-04-16 | 1987-10-23 | Seiko Instr & Electronics Ltd | 圧電振動子発振回路 |
US5576565A (en) * | 1993-03-31 | 1996-11-19 | Matsushita Electric Industrial Co., Ltd. | MIS capacitor and a semiconductor device utilizing said MIS capacitor |
JP4551513B2 (ja) * | 1999-05-10 | 2010-09-29 | シチズンホールディングス株式会社 | 可変容量回路 |
JP2014039043A (ja) * | 1997-09-11 | 2014-02-27 | Telefon Ab L M Ericsson | 電気デバイス |
JP2016510516A (ja) * | 2013-02-19 | 2016-04-07 | クアルコム,インコーポレイテッド | 可変静電容量を有する3端子半導体デバイス |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51123080A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Variable capacitance element |
JPS55120176A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | Variable capacitance diode with plural electrode structures |
JPS55120178A (en) * | 1979-03-12 | 1980-09-16 | Clarion Co Ltd | Mis variable capacitance diode with plural electrode structures |
JPS57103367A (en) * | 1980-12-18 | 1982-06-26 | Clarion Co Ltd | Variable-capacitance device |
-
1982
- 1982-07-29 JP JP13349682A patent/JPS5923569A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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Cited By (6)
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JPS62243405A (ja) * | 1986-04-16 | 1987-10-23 | Seiko Instr & Electronics Ltd | 圧電振動子発振回路 |
JPH0466402B2 (ja) * | 1986-04-16 | 1992-10-23 | Seiko Instr & Electronics | |
US5576565A (en) * | 1993-03-31 | 1996-11-19 | Matsushita Electric Industrial Co., Ltd. | MIS capacitor and a semiconductor device utilizing said MIS capacitor |
JP2014039043A (ja) * | 1997-09-11 | 2014-02-27 | Telefon Ab L M Ericsson | 電気デバイス |
JP4551513B2 (ja) * | 1999-05-10 | 2010-09-29 | シチズンホールディングス株式会社 | 可変容量回路 |
JP2016510516A (ja) * | 2013-02-19 | 2016-04-07 | クアルコム,インコーポレイテッド | 可変静電容量を有する3端子半導体デバイス |
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