JPH0456462B2 - - Google Patents
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- JPH0456462B2 JPH0456462B2 JP58089730A JP8973083A JPH0456462B2 JP H0456462 B2 JPH0456462 B2 JP H0456462B2 JP 58089730 A JP58089730 A JP 58089730A JP 8973083 A JP8973083 A JP 8973083A JP H0456462 B2 JPH0456462 B2 JP H0456462B2
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- Japan
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- voltage
- epitaxial
- region
- resistance
- resistor
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- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000000926 separation method Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路内に用いる半導体素子
の製造方法に関するものである。
の製造方法に関するものである。
従来例の構成とその問題点
第１図に示す電流ミラー回路において、電源端
子１に電圧が加わると抵抗３およびダイオード４
に電流が流れトランジスタ５のベースに電流が流
れてON状態になり、トランジスタ９，１０も
ONとなり、トランジスタ９とベースが共通に接
続されているトランジスタ１１もONし、トラン
ジスタ１１のコレクタに電流が流れて、ダイオー
ド７，８に順方向の電圧が発生する。
子１に電圧が加わると抵抗３およびダイオード４
に電流が流れトランジスタ５のベースに電流が流
れてON状態になり、トランジスタ９，１０も
ONとなり、トランジスタ９とベースが共通に接
続されているトランジスタ１１もONし、トラン
ジスタ１１のコレクタに電流が流れて、ダイオー
ド７，８に順方向の電圧が発生する。
この電圧は、ダイオード４の順方向電圧の約２
倍の電圧になり、差動回路のトランジスタ６が
ONとなり、トランジスタ５がOFFする。このと
き、トランジスタ９，１０，１１，１２，１３の
動作状態は変化しない。従つて、トランジスタ１
２，１３にはトランジスタ１１のコレクタ電流と
同じ電流が流れることとなる。
倍の電圧になり、差動回路のトランジスタ６が
ONとなり、トランジスタ５がOFFする。このと
き、トランジスタ９，１０，１１，１２，１３の
動作状態は変化しない。従つて、トランジスタ１
２，１３にはトランジスタ１１のコレクタ電流と
同じ電流が流れることとなる。
上記の説明より明らかなように、抵抗３は起動
時のみ機能するものである。
時のみ機能するものである。
したがつて抵抗３はトランジスタ５がONする
ベース電流を供給すればよく、このような電流ミ
ラー回路の消費電流を最小限にするには高抵抗が
要求される。すなわち、一度トランジスタ５が
ONすれば、後は抵抗３には電流が流れない方
が、消費電力の面から有利である。
ベース電流を供給すればよく、このような電流ミ
ラー回路の消費電流を最小限にするには高抵抗が
要求される。すなわち、一度トランジスタ５が
ONすれば、後は抵抗３には電流が流れない方
が、消費電力の面から有利である。
従来、この抵抗３には第２図に示すような、島
領域、すなわちエピタキシヤル領域を抵抗領域と
して使用するのが一般的であつた。
領域、すなわちエピタキシヤル領域を抵抗領域と
して使用するのが一般的であつた。
第２図において、同図Ａは平面図であり、同図
Ｂはそのａ−a′断面図、同図Ｃは、ｂ−b′断面図
である。また、14は表面保護膜、15はベース拡散
と同時に形成される拡散領域、16はエピタキシヤ
ル（以下エピと記す）抵抗、17は基板、18はコン
タクト用窓、19はエミツタ拡散と同時に形成され
るコンタクト領域、20は分離拡散である。
Ｂはそのａ−a′断面図、同図Ｃは、ｂ−b′断面図
である。また、14は表面保護膜、15はベース拡散
と同時に形成される拡散領域、16はエピタキシヤ
ル（以下エピと記す）抵抗、17は基板、18はコン
タクト用窓、19はエミツタ拡散と同時に形成され
るコンタクト領域、20は分離拡散である。
エピ抵抗16に電圧が加われば、第２図Ｃに示す
ようにエピ抵抗16の両端が分離層20で囲まれてお
り、分離層は接地されているため、空乏層がで
き、ある電圧以上の電圧が加わつても電流が増加
しない。
ようにエピ抵抗16の両端が分離層20で囲まれてお
り、分離層は接地されているため、空乏層がで
き、ある電圧以上の電圧が加わつても電流が増加
しない。
この特性を第３図イに示す。
特性イのエピ抵抗値Ｒは次式で表わされる。
Ｒ＝Ｒ
□×Ｌ／Ｗ ……(1)
ここでＲ
□はエピ領域のシート抵抗、Ｌはエピ
抵抗16の長さ、Ｗはエピ抵抗16の平均幅である。
抵抗16の長さ、Ｗはエピ抵抗16の平均幅である。
Ｒ
□を2.5KΩ／□、Ｌ＝160μｍ、Ｗ＝9μｍとす
ればエピ抵抗Ｒは Ｒ＝2.5×160／９＝44.4KΩ 電圧が増加しても電流が増加しない点の電圧、
ピンチオフ電圧Vpは次式で表わされる。
ればエピ抵抗Ｒは Ｒ＝2.5×160／９＝44.4KΩ 電圧が増加しても電流が増加しない点の電圧、
ピンチオフ電圧Vpは次式で表わされる。
Vp＝qNDd2／8KsεO−φO ……(2)
ここで、φOは、第１図の回路の場合、ダイオ
ード４の順方向電圧で、φO≒0.6V、εOは真空の
誘電率で、8.85×10−14〔クーロン／Ｖ・ｍ〕、Ks
はシリコンの比誘電率で11.7、NDはエピの不純
物濃度で2.4×1015〔cm−３〕、ｑは電子の電荷で
1.6×10−９〔クーロン〕、ｄはチヤンネル巾であ
り、9μｍとすれば、ピンチオフ電圧Vpは Vp＝1.6×10−19×2.4×1015×（９×10−４）２／８×
8.85×10−14×11.7 −0.6＝37（Ｖ） となる。従つて、37Vまでは、直線的に電流が増
加する。
ード４の順方向電圧で、φO≒0.6V、εOは真空の
誘電率で、8.85×10−14〔クーロン／Ｖ・ｍ〕、Ks
はシリコンの比誘電率で11.7、NDはエピの不純
物濃度で2.4×1015〔cm−３〕、ｑは電子の電荷で
1.6×10−９〔クーロン〕、ｄはチヤンネル巾であ
り、9μｍとすれば、ピンチオフ電圧Vpは Vp＝1.6×10−19×2.4×1015×（９×10−４）２／８×
8.85×10−14×11.7 −0.6＝37（Ｖ） となる。従つて、37Vまでは、直線的に電流が増
加する。
第１図に示す抵抗３に第２図に示すエピ抵抗16
を使用すれば、抵抗値は44.4KΩとなり、ピンチ
オフ電圧は、37Vとなる。
を使用すれば、抵抗値は44.4KΩとなり、ピンチ
オフ電圧は、37Vとなる。
第１図に示す抵抗３は、トランジスタ５の起動
用であり、電源ON時にトランジスタ５のベース
電流を一時的に流せば良く、消費電流の面から、
さらに大きな抵抗が要求された場合、従来の構造
では長さＬを大きくする必要があり、大きな面積
が必要となり、ピンチオフ電圧も高い。
用であり、電源ON時にトランジスタ５のベース
電流を一時的に流せば良く、消費電流の面から、
さらに大きな抵抗が要求された場合、従来の構造
では長さＬを大きくする必要があり、大きな面積
が必要となり、ピンチオフ電圧も高い。
発明の目的
本発明の目的は従来の欠点を解消しうるもの
で、小面積で高抵抗を実現し、しかも、ピンチオ
フ電圧の低い半導体素子の製造方法を提供せんと
するものである。
で、小面積で高抵抗を実現し、しかも、ピンチオ
フ電圧の低い半導体素子の製造方法を提供せんと
するものである。
発明の構成
本発明は、一導電型の半導体基板上に形成され
た逆導電型のエピタキシヤル層を一導電型の分離
拡散領域で囲んで半導体素子形成用の島領域を形
成するに際し、前記島領域の両端部以外の島領域
上層部が分離拡散の横方向拡がりでおおわれるよ
うに分離拡散する工程と、前記島領域の両端部に
コンタクト領域を形成する工程とを含むことを特
徴とし、実質的な、エピ抵抗領域の幅が狭く、し
たがつて、高抵抗が実現できる。また、エピ抵抗
領域の厚みもうすくチヤンネル幅も狭くなり、従
つて、ピンチオフ電圧も低く、消費電流を少なく
できる。
た逆導電型のエピタキシヤル層を一導電型の分離
拡散領域で囲んで半導体素子形成用の島領域を形
成するに際し、前記島領域の両端部以外の島領域
上層部が分離拡散の横方向拡がりでおおわれるよ
うに分離拡散する工程と、前記島領域の両端部に
コンタクト領域を形成する工程とを含むことを特
徴とし、実質的な、エピ抵抗領域の幅が狭く、し
たがつて、高抵抗が実現できる。また、エピ抵抗
領域の厚みもうすくチヤンネル幅も狭くなり、従
つて、ピンチオフ電圧も低く、消費電流を少なく
できる。
実施例の説明
本発明の一実施例を第４図に示す。第２図に示
す従来例と異なる点は分離層20の間隔を狭くし、
エピ抵抗領域16′を細くした構造で製造している。
このため、分離層20の横方向拡散拡がりにより、
エピ抵抗16′の上層部が分離層でつながつた構成
となる。ここでエピの平均幅Ｗを4μｍとし他の
定数は従来と同じ値を用いれば、第３図ロに示す
特性のエピ抵抗値Ｒは(1)式から、 Ｒ＝Ｒ □×Ｌ／Ｗ ＝2.5×160／４ ＝100KΩ 従来の値44.4KΩの約2.3倍の抵抗値が従来より
少ない面積（分離層を狭くした分だけ面積は少な
い）で実現できる。また、ピンチオフ電圧Vpは、
チヤンネル幅ｄが、エピ抵抗16′の厚みがうすく
なるため、4μｍとなり、他の定数は従来と同じ
値を用いれば(2)式から Vp＝qNDd2／8KsεO−φO ＝1.6×10−19×2.4×1015×（４×10−４）２／８×
8.85×10−14×11.7 −0.6＝6.8V 従来の値3.7Vの約1/5.4のピンチオフ電圧とな
る。従来と比較して低い値にピンチオフ電圧を設
定できるから、第１図の回路に使用した場合、少
ない面積で、不要な電流の少ない高性能な回路が
実現できる。
す従来例と異なる点は分離層20の間隔を狭くし、
エピ抵抗領域16′を細くした構造で製造している。
このため、分離層20の横方向拡散拡がりにより、
エピ抵抗16′の上層部が分離層でつながつた構成
となる。ここでエピの平均幅Ｗを4μｍとし他の
定数は従来と同じ値を用いれば、第３図ロに示す
特性のエピ抵抗値Ｒは(1)式から、 Ｒ＝Ｒ □×Ｌ／Ｗ ＝2.5×160／４ ＝100KΩ 従来の値44.4KΩの約2.3倍の抵抗値が従来より
少ない面積（分離層を狭くした分だけ面積は少な
い）で実現できる。また、ピンチオフ電圧Vpは、
チヤンネル幅ｄが、エピ抵抗16′の厚みがうすく
なるため、4μｍとなり、他の定数は従来と同じ
値を用いれば(2)式から Vp＝qNDd2／8KsεO−φO ＝1.6×10−19×2.4×1015×（４×10−４）２／８×
8.85×10−14×11.7 −0.6＝6.8V 従来の値3.7Vの約1/5.4のピンチオフ電圧とな
る。従来と比較して低い値にピンチオフ電圧を設
定できるから、第１図の回路に使用した場合、少
ない面積で、不要な電流の少ない高性能な回路が
実現できる。
分離層20の横方向の拡散は最上部では多く、深
いほど少なくなる。従つて、分離層20の間隔を適
当に選べば、第４図の構造で製造できる。エピ抵
抗16′の上部が分離層でつながつてしまえば、ベ
ース拡散15は不要となる。
いほど少なくなる。従つて、分離層20の間隔を適
当に選べば、第４図の構造で製造できる。エピ抵
抗16′の上部が分離層でつながつてしまえば、ベ
ース拡散15は不要となる。
分離層20の上部の横方向の拡散は、深さ方向と
同じと考えられるから、例えば、エピの厚さが
12μｍの場合、２倍の24μｍの間隔でエピを分離
した場合、上部は分離層の拡散でつながつた構造
となる。さらに間隔を狭くすれば、上部の分離層
20のつながりは厚くなり、エピ抵抗16′の厚さは
一層薄くなつていく。
同じと考えられるから、例えば、エピの厚さが
12μｍの場合、２倍の24μｍの間隔でエピを分離
した場合、上部は分離層の拡散でつながつた構造
となる。さらに間隔を狭くすれば、上部の分離層
20のつながりは厚くなり、エピ抵抗16′の厚さは
一層薄くなつていく。
上記の製造方法の場合でも、エピ抵抗16′の平
均の幅、及び厚さを測定すれば、エピ抵抗値、及
びピンチオフ電圧は、(1)式及び(2)式から計算でき
る。
均の幅、及び厚さを測定すれば、エピ抵抗値、及
びピンチオフ電圧は、(1)式及び(2)式から計算でき
る。
発明の効果
本発明は従来に比較し、少ない面積で、高抵抗
値が得られるエピ抵抗が実現できるものである。
また、ピンチオフ電圧も低く設定できる。従つ
て、本発明によれば大幅な低消費電力の回路が実
現できる。
値が得られるエピ抵抗が実現できるものである。
また、ピンチオフ電圧も低く設定できる。従つ
て、本発明によれば大幅な低消費電力の回路が実
現できる。
本発明の製造方法による半導体素子を回路要素
として使用した半導体集積回路、例えば第１図の
回路を製作すれば、チツプ面積が小さく低消費電
力の半導体集積回路が実現できるものである。
として使用した半導体集積回路、例えば第１図の
回路を製作すれば、チツプ面積が小さく低消費電
力の半導体集積回路が実現できるものである。
第１図は電流ミラー回路図、第２図Ａ、第４図
Ａはそれぞれ従来、本発明の抵抗素子の断面図、
第２図Ｂ、第４図Ｂはそれぞれ第２図Ａ、第４図
Ａのａ−a′断面図、第２図Ｃ、第４図Ｃはそれぞ
れ第２図Ａ、第４図Ａのｂ−b′断面図、第３図は
抵抗素子Ｖ−Ｉ特性図である。 １４……表面保護膜、１５……拡散領域、１
６′……エピ抵抗、１７……基板、１８……コン
タクト窓、１９……コンタクト領域、２０……分
離拡散。
Ａはそれぞれ従来、本発明の抵抗素子の断面図、
第２図Ｂ、第４図Ｂはそれぞれ第２図Ａ、第４図
Ａのａ−a′断面図、第２図Ｃ、第４図Ｃはそれぞ
れ第２図Ａ、第４図Ａのｂ−b′断面図、第３図は
抵抗素子Ｖ−Ｉ特性図である。 １４……表面保護膜、１５……拡散領域、１
６′……エピ抵抗、１７……基板、１８……コン
タクト窓、１９……コンタクト領域、２０……分
離拡散。
Claims (1)
- １ 一導電型の半導体基板上に形成された逆導電
型のエピタキシヤル層を一導電型の分離拡散領域
で囲んで半導体素子形成用の島領域を形成するに
際し、前記島領域の両端部以外の島領域上層部が
分離拡散の横方向拡がりでおおわれるように分離
拡散する工程と、前記島領域の両端部にコンタク
ト領域を形成する工程とを含むことを特徴とする
半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8973083A JPS59214251A (ja) | 1983-05-20 | 1983-05-20 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8973083A JPS59214251A (ja) | 1983-05-20 | 1983-05-20 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59214251A JPS59214251A (ja) | 1984-12-04 |
| JPH0456462B2 true JPH0456462B2 (ja) | 1992-09-08 |
Family
ID=13978874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8973083A Granted JPS59214251A (ja) | 1983-05-20 | 1983-05-20 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214251A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028793A (ja) * | 1973-07-13 | 1975-03-24 | ||
| JPS5698856A (en) * | 1980-01-11 | 1981-08-08 | Hitachi Ltd | Semiconductor resistance device |
-
1983
- 1983-05-20 JP JP8973083A patent/JPS59214251A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028793A (ja) * | 1973-07-13 | 1975-03-24 | ||
| JPS5698856A (en) * | 1980-01-11 | 1981-08-08 | Hitachi Ltd | Semiconductor resistance device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59214251A (ja) | 1984-12-04 |
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