JPH04139744A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04139744A JPH04139744A JP26149890A JP26149890A JPH04139744A JP H04139744 A JPH04139744 A JP H04139744A JP 26149890 A JP26149890 A JP 26149890A JP 26149890 A JP26149890 A JP 26149890A JP H04139744 A JPH04139744 A JP H04139744A
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- layer
- wiring layer
- semiconductor substrate
- substrate
- wiring
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 12
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体装置に関し、特に寄生容量を低減した配
線層を有する半導体装置に関する。
線層を有する半導体装置に関する。
一般に半導体装置は、第３図に示すように半導体基板１
の上にフィールド酸化膜（ＬＯＧＯ３）からなる絶縁膜
２を形成し、この絶縁膜２の上に配線層３を形成した構
成とされている。半導体基板１はＰ型、Ｎ型いずれも用
いられ、配線層３はアルミニウム層の金属材料をはじめ
Ｐ型やＮ型のポリシリコン等も使われている。
の上にフィールド酸化膜（ＬＯＧＯ３）からなる絶縁膜
２を形成し、この絶縁膜２の上に配線層３を形成した構
成とされている。半導体基板１はＰ型、Ｎ型いずれも用
いられ、配線層３はアルミニウム層の金属材料をはじめ
Ｐ型やＮ型のポリシリコン等も使われている。
上述した従来の半導体装置で形成された配線構造は、半
導体基板１．絶縁膜２．および配線層３でいわゆるＭＯ
Ｓダイオードが構成される。したがって、配線層３は半
導体基板１に対して容量を持っており、この寄生容量は
信号伝達を遅らせる原因となる。この寄生容量は、絶縁
膜２の誘電率をε、厚さをｄ。Ｘ、配線層３の面積をＳ
とすると、ε・Ｓ／ｄ、。
導体基板１．絶縁膜２．および配線層３でいわゆるＭＯ
Ｓダイオードが構成される。したがって、配線層３は半
導体基板１に対して容量を持っており、この寄生容量は
信号伝達を遅らせる原因となる。この寄生容量は、絶縁
膜２の誘電率をε、厚さをｄ。Ｘ、配線層３の面積をＳ
とすると、ε・Ｓ／ｄ、。
で表わすことができる。
そこで、配線の寄生容量を減らすには、配線層３の面積
Ｓと絶縁膜２の誘電率εを小さくし、絶縁ｌ！２の厚さ
ｄ （Ｉｍを大きい値にすればよい。しかし、配線層３
の面積を減らすには、配線層を絹＜。
Ｓと絶縁膜２の誘電率εを小さくし、絶縁ｌ！２の厚さ
ｄ （Ｉｍを大きい値にすればよい。しかし、配線層３
の面積を減らすには、配線層を絹＜。
短い配線にしなければならず、配線抵抗の影響を考える
と細い配線は好ましくなく、短くすることは所要の回路
を構成する上で制限がある。
と細い配線は好ましくなく、短くすることは所要の回路
を構成する上で制限がある。
また、絶縁膜２の膜厚ｄ。Ｘを厚くするには、高温で長
時間の熱処理が必要であり、これは半導体基板１に悪影
響を及ぼす。さらに、絶縁膜２を厚くすると、絶縁膜が
存在しない素子形成領域との境界部に大きな段差が生じ
ることになり、この部分の配線が非常に薄く切れ易い状
態になる。
時間の熱処理が必要であり、これは半導体基板１に悪影
響を及ぼす。さらに、絶縁膜２を厚くすると、絶縁膜が
存在しない素子形成領域との境界部に大きな段差が生じ
ることになり、この部分の配線が非常に薄く切れ易い状
態になる。
本発明の目的は、配線層を細く、短くすることなく、し
かも絶縁膜を厚くすることなく、配線層の寄生容量の低
減を図った半導体装置を提供することにある。
かも絶縁膜を厚くすることなく、配線層の寄生容量の低
減を図った半導体装置を提供することにある。
本発明の半導体装置は、表面上に絶縁膜を介して配線層
を形成した第１導電型の半導体基板に第２導電型の不純
物層を形成し、半導体基板と不純物層との接合面に生じ
る空乏層が配線層の直下に位置するように構成している
。
を形成した第１導電型の半導体基板に第２導電型の不純
物層を形成し、半導体基板と不純物層との接合面に生じ
る空乏層が配線層の直下に位置するように構成している
。
この場合、半導体基板と不純物層との間に逆バイアス電
圧を印加してもよい。
圧を印加してもよい。
本発明によれば、不純物層と半導体基板との接合面に生
じた空乏層が配線層の直下に位置することで、配線層と
半導体基板との間の間隔が等価的に増大され、配線層に
おける寄生容量が低減される。
じた空乏層が配線層の直下に位置することで、配線層と
半導体基板との間の間隔が等価的に増大され、配線層に
おける寄生容量が低減される。
不純物層と半導体基板とに逆バイアスを印加することで
、空乏層を拡大し、寄生容量がさらに低減される。
、空乏層を拡大し、寄生容量がさらに低減される。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の要部の断面図である。Ｐ
型半導体基板１の上に絶縁膜として酸化膜２を形成して
いる。これは通常のＣＭＯ３−ＩＣのウェハプロセスで
得られるものである。そして、酸化膜２の上に、例えば
アルミニウム膜等で構成される配線層３を形成する。
型半導体基板１の上に絶縁膜として酸化膜２を形成して
いる。これは通常のＣＭＯ３−ＩＣのウェハプロセスで
得られるものである。そして、酸化膜２の上に、例えば
アルミニウム膜等で構成される配線層３を形成する。
一方、前記配線層３の下側近傍の前記Ｐ型半導体基板１
には低濃度（例えばリンドーズ量５．０×１０” ｃ
ｍ−ｔ）で深い接合を有するＮ型ウェル４を形成してい
る。そして、このＮ型ウェル４とＰ型半導体基板１の接
合面に生じる空乏層５が前記配線層３の下側に存在する
ように構成している。
には低濃度（例えばリンドーズ量５．０×１０” ｃ
ｍ−ｔ）で深い接合を有するＮ型ウェル４を形成してい
る。そして、このＮ型ウェル４とＰ型半導体基板１の接
合面に生じる空乏層５が前記配線層３の下側に存在する
ように構成している。
したがって、この構成によれば、Ｎ型ウェル４とＰ型半
導体基板１とで形成される空乏層５が配線層３の直下に
存在するため、半導体基板１と配線層３との対向間隔は
酸化膜２の厚さに空乏層５の深さ（厚さ）ｄＤＥＦを加
えた寸法となる。これにより、酸化膜２の膜厚を大きく
しなくとも、半導体基板１と配線層３との間の容量を低
減することが可能となる。
導体基板１とで形成される空乏層５が配線層３の直下に
存在するため、半導体基板１と配線層３との対向間隔は
酸化膜２の厚さに空乏層５の深さ（厚さ）ｄＤＥＦを加
えた寸法となる。これにより、酸化膜２の膜厚を大きく
しなくとも、半導体基板１と配線層３との間の容量を低
減することが可能となる。
第２図は本発明の第２実施例の断面図である。
前記した第１実施例では、空乏層厚ｄ ＤＥＰによる容
を減効果を得るために、配線層３の直下に空乏層５が発
生するような条件でＮ型ウェル４を作らねばならず、し
かもこの構成では空乏層５の幅が狭いために幅の細い配
線層に対してのみ効果がある。
を減効果を得るために、配線層３の直下に空乏層５が発
生するような条件でＮ型ウェル４を作らねばならず、し
かもこの構成では空乏層５の幅が狭いために幅の細い配
線層に対してのみ効果がある。
そこで、この実施例では、配線層３Ａの下側領域にわた
って複数の狭い幅のＮ型ウェル４Ａを並んで形成してい
る。
って複数の狭い幅のＮ型ウェル４Ａを並んで形成してい
る。
これにより、第２図のように、各Ｎ型ウェル４Ａと半導
体基板１との間に形成される空乏層５Ａが配線層３Ａの
下側領域にわたって連続して広がり、幅の広い配線層３
Ａに対してもこの発明を通用することが可能となる。こ
の時、配線層３ＡはＮ型ウェル４Ａに対しても容量をも
つが、各Ｎ型ウェル４Ａの幅を狭（することで、この影
響を最小限に抑えることができる。
体基板１との間に形成される空乏層５Ａが配線層３Ａの
下側領域にわたって連続して広がり、幅の広い配線層３
Ａに対してもこの発明を通用することが可能となる。こ
の時、配線層３ＡはＮ型ウェル４Ａに対しても容量をも
つが、各Ｎ型ウェル４Ａの幅を狭（することで、この影
響を最小限に抑えることができる。
ここで、前記第１および第２実施例のいずれにおいても
、Ｐ型半導体基板１とＮ型ウェル４，４Ａとの間に逆バ
イアス電圧を印加することで空乏層５．５Ａを拡大し、
配線１ｉ３．３Ａにおける容量を一層低減させることが
可能となる。
、Ｐ型半導体基板１とＮ型ウェル４，４Ａとの間に逆バ
イアス電圧を印加することで空乏層５．５Ａを拡大し、
配線１ｉ３．３Ａにおける容量を一層低減させることが
可能となる。
また、前記各実施例はＰ型半導体基板に対して本発明を
適用したが、Ｎ型半導体基板においても同様に適用する
ことができる。
適用したが、Ｎ型半導体基板においても同様に適用する
ことができる。
以上説明したように本発明は、不純物層と半導体基板と
の接合面に生じた空乏層が配線層の直下に位置するよう
に構成しているので、この空乏層によって配線層と半導
体基板との間の間隔が等価的に増大され、配線層を細く
かつ短くしなくとも、あるいは絶縁膜を厚（しなくとも
、配線層における寄生容量を低減することができる効果
がある。
の接合面に生じた空乏層が配線層の直下に位置するよう
に構成しているので、この空乏層によって配線層と半導
体基板との間の間隔が等価的に増大され、配線層を細く
かつ短くしなくとも、あるいは絶縁膜を厚（しなくとも
、配線層における寄生容量を低減することができる効果
がある。
また、不純物層と半導体基板とに逆バイアスを印加する
ことで、空乏層を拡大し、寄生容量をさらに低減できる
効果がある。
ことで、空乏層を拡大し、寄生容量をさらに低減できる
効果がある。
第１図は本発明の第１実施例の断面図、第２図は本発明
の第２実施例の断面図、第３図は従来の配線構造の断面
図である。 １・・・Ｐ型半導体基板、２・・・絶縁膜（酸化膜）、
３．３Ａ・・・配線層、４，４Ａ・・・Ｎ型ウェル、５
．５Ａ・・・空乏層。 第 図 ４〜デー？り２コニノト
の第２実施例の断面図、第３図は従来の配線構造の断面
図である。 １・・・Ｐ型半導体基板、２・・・絶縁膜（酸化膜）、
３．３Ａ・・・配線層、４，４Ａ・・・Ｎ型ウェル、５
．５Ａ・・・空乏層。 第 図 ４〜デー？り２コニノト
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板上に絶縁膜を設け、この絶
縁膜上に配線層を形成してなる半導体装置において、前
記半導体基板の配線層の近傍領域に第２導電型の不純物
層を形成し、前記半導体基板と不純物層との接合面に生
じる空乏層が前記配線層の直下に位置するように構成し
たことを特徴とする半導体装置。 ２、半導体基板と不純物層との間に逆バイアス電圧を印
加してなる特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26149890A JPH04139744A (ja) | 1990-09-29 | 1990-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26149890A JPH04139744A (ja) | 1990-09-29 | 1990-09-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139744A true JPH04139744A (ja) | 1992-05-13 |
Family
ID=17362746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26149890A Pending JPH04139744A (ja) | 1990-09-29 | 1990-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013140868A (ja) * | 2012-01-04 | 2013-07-18 | Toshiba Corp | 半導体装置 |
-
1990
- 1990-09-29 JP JP26149890A patent/JPH04139744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013140868A (ja) * | 2012-01-04 | 2013-07-18 | Toshiba Corp | 半導体装置 |
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