JPS59214251A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路内に用いる半導体素子に関する
ものである。

従来例の構成とその問題点 第１図に示す電流ミラー回路において、電源端子１に電
圧が加わると抵抗３およびダイオード４に電流が流れト
ランジスタ５のベースに電流が流れてＯＮ状態になり、
トランジスタ９，１ｏもＯＮとなり、トランジスタ９と
ベースが共通に接続されているトランジスタ１１もＯＮ
し、トランジスタ１１のコレクタに電流が流れて、ダイ
オード７．８に順方向の電圧が発生する。

この電圧は、ダイオード４の順方向電圧の約２倍の電圧
になり、差動回路のトランジスタ６がＯＮとなシ、トラ
ンジスタ５がＯＦＦする。このとき、トランジスタ９，
１０，１１．１２．１３の動作状態は変化しない。従っ
て、トランジスタ１２゜１３にはトランジスタ１１のコ
レクタ電流と同じ電流が流れることとなる。

上記の説明より明らかなように、抵抗３は起動時のみ機
能するものである。

したがって抵抗３はトランジスタ５がＯＮするベース電
流を供給すればよく、高抵抗が要求される。

すなわち、一度トランジスタロがＯＮすれば、後に、抵
抗３には電流が流れない方が、消費電力の面から有利で
ある。

従来、この抵抗３には第２図に示すような、エピタキシ
ャル領域の部分を使用するのが一般的であった。

第２図において、同図Ａは平面図であり、同図Ｂはその
ａ　−ａ’断面図、同図Ｃは、ｂ　−ｂ／断面図である
。また、１４は表面保護膜、１６はベース拡散と同時に
形成される拡散領域、１６はエピタキシャル（以下エビ
と記す）抵抗、１７は基板、１８はコンタクト用窓、１
９はエミッタ拡散と同時に形成されるコンタクト領域、
２ｏは分離拡散である。

エビ抵抗１６に電圧が加われば、第２図Ｃに示すように
エビ抵抗１６の両端が分離層２０で囲まれており、分離
層は接地されているため、空乏層ができ、ある電圧以上
の電圧が加わっても電流が増加しない。

この特性を第３図イに示す。

特性イのエビ抵抗値Ｒは次式で表わされる。

Ｒ＝　１（ＤＸＷ　　　　　　　　・・・・・・・・・
・・（１）ここでＲ１］はエビ領域のシート抵抗、Ｌは
エビ抵抗１６の長さ、Ｗはエビ抵抗１６の平均幅である
。

Ｒ口を２．６に０７０．　Ｌ　＝　１６０１ｔｒｎ　　
＋’　ｖＶ＝　９μｍとすればエビ抵抗Ｈは Ｒ工２．６　Ｘ　−＝　４４．４にΩ 電圧が増加しても電流が増加しない点の電圧、ピンチ第
２電圧ｖｐは次式で表わされる。

ここで、φ。は、第１図の回路の場合、ダイオード４の
順方向電圧で、φ。；ｏ、ｅＶ、ε０は真空の誘電率で
、ｓ、ａｓｘ　１ｏ＝’Ｃクーロン／■・ｍ〕。

Ｋ　はシリコンの比誘電率で１１．７．Ｎｐはエビの不
純物濃度で２．４　Ｘ　１０１５（ｃｍ−’）　、　ｑ
は電子の電荷で１．６　Ｘ　１０−９［：クーロン〕、
ｄはチう２ンネル巾であり、９μｍとすれば、ピンチオ
フ電圧■２は ＝３７（Ｖ） となる。従って、３７Ｖｉでは、直線的に電流が増加す
る。

第１図に示す抵抗３に第２図に示すエビ抵抗１６を使用
すれば、抵抗値は４４．４　ＫΩとなり、ピンチオフ電
圧は、３７Ｖとなる。

第１図に示す抵抗３は、トランジスタ６の起動用であり
、電源ＯＮ時にトランジスタ６のベース電流を一時的に
流せば良く、消費電流の面から、さらに大きな抵抗が要
求された場合、従来の構造では長さＬを大きくする必要
があシ、大きな面積が必要となり、ピンチオフ電圧も高
い。

発明の目的 本発明の目的は従来の欠点を解消しうるもので、小面積
で高抵抗を実現し、しかも、ピンチオフ電圧の低い半導
体素子を提供せんとするものである。

発明の構成 本発明は、分離層で囲んだ抵抗領域の幅を狭くし分離層
の拡散により、エビ領域の上層部が、分離層で接続され
た構造になっており、実質的な、エビ抵抗領域の幅が狭
く、シたがって、高抵抗が実現できる。また、エビ抵抗
領域の厚みもうすくチャンネル幅も狭くなシ、従って、
ピンチオフ電圧も低く、消費電流を少なくできるＯ 実施例の説明 本発明の一実施例を第４図に示す。第２図に示す従来例
と異なる点は分離層２０の間隔を狭くし、エビ抵抗領域
１６′を細くした構造にしている。このため、分離層２
Ｑの拡散によシ、エビ抵抗１６７の上層部が分離層でつ
ながった構成となる。ここでエビの平均幅Ｗを４μｍと
し他の定数は従来と同じ値を用いれば、第３図口に示す
特性のエビ抵抗値Ｒは（１）式から、 Ｒ＝Ｒ口Ｘｗ ６０ ＝２．６Ｘ− ＝　１　ｏｏＫΩ 従来の値４４．４にΩの約２，３倍の抵抗値が従来よ　
゛り少ないｉ＠積（分離層を狭くした分だけ面積は少な
い）で実現できる。また、ピンチオフ電圧ｖｐは、チャ
ンネル幅ｄが、エビ抵抗１６′の厚みかうすくなるため
、４μｍとなり、他の定数は従来と同じ値を用いれば（
２）式から −０，６ ８Ｘ８．８５Ｘ１０　　Ｘ１１．７ ＝６．８Ｖ 従来の値３７Ｖの約「ｉのピンチオフ電圧となる。従来
と比較して低い値にピンチオフ電圧を設定できるから、
第１図の回路に使用した場合、少ない面積で、不要な電
流の少ない高性能な回路が実現できる。

分離層２０の横方向の拡散は最上部では多く、深いほど
少なくなる。従って、分離層２ｏの間隔を適当に選べば
、第４図の構造が得られる。エビ抵抗１６′の上部が分
離層でつながってしまえば、ベース拡散１５は不要とな
る。

分前層２０の上部の横方向の拡散は、深さ方向と同じと
考えられるから、例えば、エビの厚さが１２μｍの場合
、２倍の２４μｍの間隔でエビを分離した」場合、上部
は分離層の拡散でつながった構造となる。さらに間隔を
狭くすれば、上部の分離層２０のつながシは厚くなシ、
エビ抵抗１６／の厚さは一層薄くなっていく。

上記の構造の場合でも、エビ抵抗１ｅ／の平均の幅、及
び厚さを測定すれば、エビ抵抗値、及びピンチオフ電圧
は、（１）式及び（２）式から計算できる。

発明の効果 本発明は従来に比較し、少ない面積で、高抵抗値が得ら
れるエビ抵抗が実現できるものである。

また、ピンチオフ電圧も低く設定できる。従って、本発
明によれば大幅な低消費電力の回路が実現できる。

本発朗の半導体素子を回路要素として使用した半導体集
積回路、例えば第１図の回路を製作すれば、チップ面積
が小さく低消費電力の半導体集積回路が実現できるもの
である。

【図面の簡単な説明】

第１図は電流ミラー回路図′、第２図Ｃ２第４図ａ′断
面図、第２図Ｃ２第４図ｃ社１１図八、第４図Ａのｂ　
−ｂ’断面図、第３図は抵抗素子Ｖ−ＩＷ性図である。 １４・・・・・・表面保護膜、１６・・・・・・拡散領
域、１６′・・・・・・エビ抵抗、１７・・川・基板、
１８・・・・・・コンタクト窓、１９・・・・・・コン
タクト領域、２６・・・・・・分離拡散。 代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図 第２図 第３図 ρ　　　　□Ｖ

Claims (1)

【特許請求の範囲】
1. エピタキシャル層を分離拡散領域で囲んで分離し、との
   エピタキシャル層の両端にコンタクト領域が形成され、
   前記エピタキシャル層の上層部が、前記分離拡散領域で
   おおわれていることを特徴とする半導体素子。