JPS61242059A - コンデンサマイク用半導体装置 - Google Patents

コンデンサマイク用半導体装置

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JPS61242059A
JPS61242059A JP8482785A JP8482785A JPS61242059A JP S61242059 A JPS61242059 A JP S61242059A JP 8482785 A JP8482785 A JP 8482785A JP 8482785 A JP8482785 A JP 8482785A JP S61242059 A JPS61242059 A JP S61242059A
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JP
Japan
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island region
polysilicon
impurity
silicon nitride
fet
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Pending
Application number
JP8482785A
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English (en)
Inventor
Tokuo Sekine
関根 徳男
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688Integrated circuits having a three-dimensional layout

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明はコンデンサマイク用半導体装置に内蔵する高精
度高抵抗体に関するものである。
c口) 従来の技術 一般にIC,LSI等の集積回路や個別半導体装置のチ
ップ内に抵抗体を内蔵するようになってきた。その抵抗
体は通常にΩオーダーの抵抗値であるが、最近は特願昭
60−1)12号公報の如く数桁以上のGΩの高抵抗体
形成も必要になってきた。
斯るコンデンサマイク用半導体装置はJ−FETとソー
ス・ゲート間に並列接続された高抵抗体(4)および接
合ダイオードより構成され、P型半導体基板(5)上に
設けたN型ヱピタキシャル層をP+盤の分離領域(5)
で島状に分離して形成した第1の島領域(6)、第2の
島領域および第3の島領域(7)を設け、第1の島領域
(61にはJ−FETを形成し、第2の島領域には接合
ダイオードを形成し、第3の島領域(7)上には高抵抗
体(4)を形成している。
第5図に従来のコンデンサマイク用半導体装置の概略図
を示すがここではJ−FETと高抵抗体を図示し他は略
す。
抵抗体(4)としては半導体基板(51内に形成する拡
散抵抗と、基板を覆う絶縁膜上に形成するポリシリコン
抵抗等があるかここでは後者について述べる。
J−FETと接合ダイオードの形成された半導体基板(
5)と、該半導体基板(5)上に熱酸化法で形成された
シリコン酸化膜(IQIと、該シリコン酸化膜σC上に
形成された高抵抗の抵抗体(4)であるポリシリコン(
4)と、該ポリシリコン(4)と前記J−FET。
接合ダイオードとを電気的に接続するアルミニウム電極
(9)とにより構成されている。ここでポリシリコン(
4)はノン−ドープでCVD法等で形成した後、不純物
をイオン注入し、不純物を活性化するために熱処理をす
る。
上述のポリシリコン(4)でIGΩ程度の高抵抗(4)
を得ようとした場合、イオン注入のドーズ量は10” 
〜10f’ cm−” 程度である(但し抵抗体(4)
の厚さ幅、長さ1よある程度は異なる)。これを濃度換
算すると約1016〜1’o”crrL−”とをる。ま
た半導体基板(5)中のトランジスタの不純物濃度はゲ
ート領域(3)表面が10” 〜1019cIrL−’
前後、ソース12+−ドレイン領域表面が1020α−
3前後であるから、この高抵抗体(4)の不純物濃度が
いかに低いかがわかると思う。更に半導体基板(5)の
表面には表面保護膜として10”cTIL−”  以上
の濃度をもつリングラスが(蝕刻する際テーパ状になる
ように)シリコン酸化膜σlの上部に形成されている。
(ハ)発明が解決しようとする問題点 上述の如く高抵抗体(4)にくらべ、半導体基板(5)
やリングラスはより高濃度の不純物を含んでいる。
従ってポリシリコン(4)形成時や注入されたイオンの
活性化時に、ポリシリコン抵抗(4)に不純物が侵入し
抵抗値を変えてしまう欠点があった。
またリングラス上に不純物を含まないシリコン酸化#l
O1が形成されていても、ピンホールや結晶欠陥等を通
してポリシリコン抵抗(4)に不純物が侵入し抵抗値を
変えてしまう。
(ロ)問題点を解決するための手段 本発明は断点に鑑みてなされ、前記接合型電界効果半導
体素子のゲート−ソース間に並列に接続した高抵抗体(
4)の少な(とも下面に不純物不透過膜(8)を形成す
ることによって従来の欠点を除去したコンデンサマイク
用半導体装置(1)を提供するものである。
(ホ)作用 高抵抗であるポリシリコン膜(4)形成前に少な(とも
前記ポリ、シリコン膜(4)の下面に不純物不透過膜(
8)である例えばシリコン窒化膜(8)を形成すること
で、前記ポリシリコン抵抗体(4)はシリコン窒化膜(
8)で分離され、熱処理等に於ても不純物がポリシリコ
ン抵抗体(4)に侵入せず抵抗値の変動を防止すること
かできろ。
(へ)実施例 以下に本発明に関するコンデンサマイク用半導体装置の
実施例を第1図乃至第4図を参照しながら説明する。
第1図に示す如くコンデンサマイク用半導体装置(1)
はJ−FETとソースおよびドレイン(2トゲ−)(3
1間に並列接続された高抵抗体(41および接合ダイオ
ードより構成されているが、ここでは接合ダイオードを
略した。
まずP型の半導体基板(51と、該半導体基板(5)上
に形成されたP+型の分離領域(5)と、該分離領域(
5)で島状に分離された第1の島領域(6)−第2の島
領域Φ第3の島領域(7)と、前記第1の島領域(6)
内に形成されたJ−FETと、前記第2の島領域内に形
成された接合ダイオードと、前記第3の島領域(7)上
に形成された高抵抗体であるポリシリコン(4)と、少
なくとも該高抵抗体(4)の下面に不純物不透過膜とし
て形成されたシリコン窒化膜(8)と、前記接合型電界
効果半導体素子と前記接合ダイオードと前記高抵抗体(
4)とを電気的に接続するための電極(9)とにより構
成されている。
本発明の特徴とするところは、少なくとも高抵抗体(4
)の下面に不純物不透過膜として形成されたシリコン窒
化膜(8)にある。半導体基板(5)のシリコン酸化膜
1)01上にCVD法によりシリコン窒化膜(8)を5
00〜1oooX形成する。更にノンドープのポリシリ
コン膜(4)をCVD法にて約500 OA影形成る。
そこにイオン注入法にてリンまたはボロンをl Q1!
〜10羞3crIL  程度注入した後、拡散炉にて窒
素雰囲気中で1000℃60分間加熱処理′?:″fる
。そしてポリシリコン(4)と下地であるシリコン窒化
膜(8)を同一パターンで抵抗体(4)の大きさに選択
エツチングする。
従ってシリコン窒化膜(8)は不純物の遮蔽効果が強い
ためにポリシリコン(4)への不純物侵入を防止できる
ため、罹めて低濃度不純物で設定された高抵抗値を精度
よく設定できる。
次に第2図は第1図と違い半導体基板全面にシリコン窒
化膜(8)す形成し、ポリシリコン抵抗体(4)を形成
後前記シリコン窒化膜(8)はコンタクト孔のみを選択
エツチングする。従って第1図の如くポリシリコン(4
)への不純物侵入を防止できるとともに、半導体基板(
5)内に形成されるJ−FETや接合ダイオードの信頼
性向上も可能である。またシリコン酸化膜(101にリ
ングラスを形成してもシリコン窒化膜(8)で保護され
ているためテーパエツチングが良好とをりステップカバ
レージを良好にする。
第3図はポリシリコン(4)の上部及び下部をシリコン
窒化M(8)で形成するものである。イオン注入時は不
純物がポリシリコン(4)上部のシリコン窒化膜(81
を通過し、ポリシリコン(4)層へ達するように加速エ
ネルギーを設定する。この場合ポリシリコン(4)がシ
リコン窒化膜(8)に挾まれた構造とをるため更に高精
度の抵抗体(4)を形成する時に有効である。
第4図は半導体基板(5)全面にシリコン窒化膜(8)
を形成し、前記シリコン窒化膜(8)はコンタクト孔の
みを選択エツチングする。そして半導体基板(5)上に
形成されたポリシリコン(4)上部のみを再度シリコン
窒化膜(8)で形成する。従ってポリシリコン(4)が
シリコン窒化膜aωに挾まれた構造とをり、高精度の抵
抗体を形成できかつ半導体基板(5)内に形成されるJ
 −F E T−?接合ダイオードの信頼性向上も可能
とをる。更に第2図と同様にシリコン酸化膜rlCにリ
ングラスを形成してもシリコン窒化膜(8)で保護され
ているためテーパーエツチングが良好とをりステップカ
バレージを良好にする。
(ト)発明の効果 本発明に依れば高濃度の不純物を含む半導体基板(5)
やシリコン酸化膜αCを不純物不透過膜であるシリコン
窒化膜(8)で覆うことが可能であるため、極めて低濃
度の不純物で形成された高抵抗値を精度よく制御できる
またシリコン窒化膜(8)を第2図−第4図の如く半導
体素子保護膜としても残せるのでより高信頓性の半導体
装置(1)が得られる。更にシリコン酸化膜1)0の表
面にリングラスを形成できるため、コンタクト孔断面は
最適なテーパー形状が得られ断線が防止できる。
【図面の簡単な説明】
第1図乃至第4図は本発明に依るコンデンサマイク用半
導体装置の概略を示す断面図、第5図は従来のコンデン
サマイク用半導体装置の概略を示す断面図である。 主な図番の説明 (1)はコンデンサマイク用半導体装置、(2)はソー
ス領域、(3)はゲート領域、(4)は高抵抗体、(5
)はP+型の分離領域、(6)は第1の島領域、(7)
は第3の島領域、(8)はシリコン窒化膜、(9)は電
極、αGはシリコン酸化膜である。 出願人 三洋電機株式会社 外1名 代理人 弁理士  佐 野 靜 夫 第1図 第3図

Claims (1)

    【特許請求の範囲】
  1. (1)接合型電界効果半導体素子と該接合型電界効果半
    導体素子のゲート・ソース間に並列に接続した接合型ダ
    イオード及び高抵抗体とを同一チップ内に形成したコン
    デンサマイク用半導体装置に於て、少なくとも前記高抵
    抗体の下面に不純物不透過膜を形成することを特徴とし
    たコンデンサマイク用半導体装置。
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Cited By (2)

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Publication number Priority date Publication date Assignee Title
JPH02219259A (ja) * 1989-02-20 1990-08-31 Toshiba Corp 半導体装置およびその製造方法
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