JPS61242059A - コンデンサマイク用半導体装置 - Google Patents
コンデンサマイク用半導体装置Info
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- JPS61242059A JPS61242059A JP8482785A JP8482785A JPS61242059A JP S61242059 A JPS61242059 A JP S61242059A JP 8482785 A JP8482785 A JP 8482785A JP 8482785 A JP8482785 A JP 8482785A JP S61242059 A JPS61242059 A JP S61242059A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はコンデンサマイク用半導体装置に内蔵する高精
度高抵抗体に関するものである。
度高抵抗体に関するものである。
ｃ口） 従来の技術
一般にＩＣ，ＬＳＩ等の集積回路や個別半導体装置のチ
ップ内に抵抗体を内蔵するようになってきた。その抵抗
体は通常にΩオーダーの抵抗値であるが、最近は特願昭
６０−１）１２号公報の如く数桁以上のＧΩの高抵抗体
形成も必要になってきた。
ップ内に抵抗体を内蔵するようになってきた。その抵抗
体は通常にΩオーダーの抵抗値であるが、最近は特願昭
６０−１）１２号公報の如く数桁以上のＧΩの高抵抗体
形成も必要になってきた。
斯るコンデンサマイク用半導体装置はＪ−ＦＥＴとソー
ス・ゲート間に並列接続された高抵抗体（４）および接
合ダイオードより構成され、Ｐ型半導体基板（５）上に
設けたＮ型ヱピタキシャル層をＰ＋盤の分離領域（５）
で島状に分離して形成した第１の島領域（６）、第２の
島領域および第３の島領域（７）を設け、第１の島領域
（６１にはＪ−ＦＥＴを形成し、第２の島領域には接合
ダイオードを形成し、第３の島領域（７）上には高抵抗
体（４）を形成している。
ス・ゲート間に並列接続された高抵抗体（４）および接
合ダイオードより構成され、Ｐ型半導体基板（５）上に
設けたＮ型ヱピタキシャル層をＰ＋盤の分離領域（５）
で島状に分離して形成した第１の島領域（６）、第２の
島領域および第３の島領域（７）を設け、第１の島領域
（６１にはＪ−ＦＥＴを形成し、第２の島領域には接合
ダイオードを形成し、第３の島領域（７）上には高抵抗
体（４）を形成している。
第５図に従来のコンデンサマイク用半導体装置の概略図
を示すがここではＪ−ＦＥＴと高抵抗体を図示し他は略
す。
を示すがここではＪ−ＦＥＴと高抵抗体を図示し他は略
す。
抵抗体（４）としては半導体基板（５１内に形成する拡
散抵抗と、基板を覆う絶縁膜上に形成するポリシリコン
抵抗等があるかここでは後者について述べる。
散抵抗と、基板を覆う絶縁膜上に形成するポリシリコン
抵抗等があるかここでは後者について述べる。
Ｊ−ＦＥＴと接合ダイオードの形成された半導体基板（
５）と、該半導体基板（５）上に熱酸化法で形成された
シリコン酸化膜（ＩＱＩと、該シリコン酸化膜σＣ上に
形成された高抵抗の抵抗体（４）であるポリシリコン（
４）と、該ポリシリコン（４）と前記Ｊ−ＦＥＴ。
５）と、該半導体基板（５）上に熱酸化法で形成された
シリコン酸化膜（ＩＱＩと、該シリコン酸化膜σＣ上に
形成された高抵抗の抵抗体（４）であるポリシリコン（
４）と、該ポリシリコン（４）と前記Ｊ−ＦＥＴ。
接合ダイオードとを電気的に接続するアルミニウム電極
（９）とにより構成されている。ここでポリシリコン（
４）はノン−ドープでＣＶＤ法等で形成した後、不純物
をイオン注入し、不純物を活性化するために熱処理をす
る。
（９）とにより構成されている。ここでポリシリコン（
４）はノン−ドープでＣＶＤ法等で形成した後、不純物
をイオン注入し、不純物を活性化するために熱処理をす
る。
上述のポリシリコン（４）でＩＧΩ程度の高抵抗（４）
を得ようとした場合、イオン注入のドーズ量は１０”
〜１０ｆ’ ｃｍ−” 程度である（但し抵抗体（４）
の厚さ幅、長さ１よある程度は異なる）。これを濃度換
算すると約１０１６〜１’ｏ”ｃｒｒＬ−”とをる。ま
た半導体基板（５）中のトランジスタの不純物濃度はゲ
ート領域（３）表面が１０” 〜１０１９ｃＩｒＬ−’
前後、ソース１２＋−ドレイン領域表面が１０２０α−
３前後であるから、この高抵抗体（４）の不純物濃度が
いかに低いかがわかると思う。更に半導体基板（５）の
表面には表面保護膜として１０”ｃＴＩＬ−” 以上
の濃度をもつリングラスが（蝕刻する際テーパ状になる
ように）シリコン酸化膜σｌの上部に形成されている。
を得ようとした場合、イオン注入のドーズ量は１０”
〜１０ｆ’ ｃｍ−” 程度である（但し抵抗体（４）
の厚さ幅、長さ１よある程度は異なる）。これを濃度換
算すると約１０１６〜１’ｏ”ｃｒｒＬ−”とをる。ま
た半導体基板（５）中のトランジスタの不純物濃度はゲ
ート領域（３）表面が１０” 〜１０１９ｃＩｒＬ−’
前後、ソース１２＋−ドレイン領域表面が１０２０α−
３前後であるから、この高抵抗体（４）の不純物濃度が
いかに低いかがわかると思う。更に半導体基板（５）の
表面には表面保護膜として１０”ｃＴＩＬ−” 以上
の濃度をもつリングラスが（蝕刻する際テーパ状になる
ように）シリコン酸化膜σｌの上部に形成されている。
（ハ）発明が解決しようとする問題点
上述の如く高抵抗体（４）にくらべ、半導体基板（５）
やリングラスはより高濃度の不純物を含んでいる。
やリングラスはより高濃度の不純物を含んでいる。
従ってポリシリコン（４）形成時や注入されたイオンの
活性化時に、ポリシリコン抵抗（４）に不純物が侵入し
抵抗値を変えてしまう欠点があった。
活性化時に、ポリシリコン抵抗（４）に不純物が侵入し
抵抗値を変えてしまう欠点があった。
またリングラス上に不純物を含まないシリコン酸化＃ｌ
Ｏ１が形成されていても、ピンホールや結晶欠陥等を通
してポリシリコン抵抗（４）に不純物が侵入し抵抗値を
変えてしまう。
Ｏ１が形成されていても、ピンホールや結晶欠陥等を通
してポリシリコン抵抗（４）に不純物が侵入し抵抗値を
変えてしまう。
（ロ）問題点を解決するための手段
本発明は断点に鑑みてなされ、前記接合型電界効果半導
体素子のゲート−ソース間に並列に接続した高抵抗体（
４）の少な（とも下面に不純物不透過膜（８）を形成す
ることによって従来の欠点を除去したコンデンサマイク
用半導体装置（１）を提供するものである。
体素子のゲート−ソース間に並列に接続した高抵抗体（
４）の少な（とも下面に不純物不透過膜（８）を形成す
ることによって従来の欠点を除去したコンデンサマイク
用半導体装置（１）を提供するものである。
（ホ）作用
高抵抗であるポリシリコン膜（４）形成前に少な（とも
前記ポリ、シリコン膜（４）の下面に不純物不透過膜（
８）である例えばシリコン窒化膜（８）を形成すること
で、前記ポリシリコン抵抗体（４）はシリコン窒化膜（
８）で分離され、熱処理等に於ても不純物がポリシリコ
ン抵抗体（４）に侵入せず抵抗値の変動を防止すること
かできろ。
前記ポリ、シリコン膜（４）の下面に不純物不透過膜（
８）である例えばシリコン窒化膜（８）を形成すること
で、前記ポリシリコン抵抗体（４）はシリコン窒化膜（
８）で分離され、熱処理等に於ても不純物がポリシリコ
ン抵抗体（４）に侵入せず抵抗値の変動を防止すること
かできろ。
（へ）実施例
以下に本発明に関するコンデンサマイク用半導体装置の
実施例を第１図乃至第４図を参照しながら説明する。
実施例を第１図乃至第４図を参照しながら説明する。
第１図に示す如くコンデンサマイク用半導体装置（１）
はＪ−ＦＥＴとソースおよびドレイン（２トゲ−）（３
１間に並列接続された高抵抗体（４１および接合ダイオ
ードより構成されているが、ここでは接合ダイオードを
略した。
はＪ−ＦＥＴとソースおよびドレイン（２トゲ−）（３
１間に並列接続された高抵抗体（４１および接合ダイオ
ードより構成されているが、ここでは接合ダイオードを
略した。
まずＰ型の半導体基板（５１と、該半導体基板（５）上
に形成されたＰ＋型の分離領域（５）と、該分離領域（
５）で島状に分離された第１の島領域（６）−第２の島
領域Φ第３の島領域（７）と、前記第１の島領域（６）
内に形成されたＪ−ＦＥＴと、前記第２の島領域内に形
成された接合ダイオードと、前記第３の島領域（７）上
に形成された高抵抗体であるポリシリコン（４）と、少
なくとも該高抵抗体（４）の下面に不純物不透過膜とし
て形成されたシリコン窒化膜（８）と、前記接合型電界
効果半導体素子と前記接合ダイオードと前記高抵抗体（
４）とを電気的に接続するための電極（９）とにより構
成されている。
に形成されたＰ＋型の分離領域（５）と、該分離領域（
５）で島状に分離された第１の島領域（６）−第２の島
領域Φ第３の島領域（７）と、前記第１の島領域（６）
内に形成されたＪ−ＦＥＴと、前記第２の島領域内に形
成された接合ダイオードと、前記第３の島領域（７）上
に形成された高抵抗体であるポリシリコン（４）と、少
なくとも該高抵抗体（４）の下面に不純物不透過膜とし
て形成されたシリコン窒化膜（８）と、前記接合型電界
効果半導体素子と前記接合ダイオードと前記高抵抗体（
４）とを電気的に接続するための電極（９）とにより構
成されている。
本発明の特徴とするところは、少なくとも高抵抗体（４
）の下面に不純物不透過膜として形成されたシリコン窒
化膜（８）にある。半導体基板（５）のシリコン酸化膜
１）０１上にＣＶＤ法によりシリコン窒化膜（８）を５
００〜１ｏｏｏＸ形成する。更にノンドープのポリシリ
コン膜（４）をＣＶＤ法にて約５００ ＯＡ影形成る。
）の下面に不純物不透過膜として形成されたシリコン窒
化膜（８）にある。半導体基板（５）のシリコン酸化膜
１）０１上にＣＶＤ法によりシリコン窒化膜（８）を５
００〜１ｏｏｏＸ形成する。更にノンドープのポリシリ
コン膜（４）をＣＶＤ法にて約５００ ＯＡ影形成る。
そこにイオン注入法にてリンまたはボロンをｌ Ｑ１！
〜１０羞３ｃｒＩＬ 程度注入した後、拡散炉にて窒
素雰囲気中で１０００℃６０分間加熱処理′？：″ｆる
。そしてポリシリコン（４）と下地であるシリコン窒化
膜（８）を同一パターンで抵抗体（４）の大きさに選択
エツチングする。
〜１０羞３ｃｒＩＬ 程度注入した後、拡散炉にて窒
素雰囲気中で１０００℃６０分間加熱処理′？：″ｆる
。そしてポリシリコン（４）と下地であるシリコン窒化
膜（８）を同一パターンで抵抗体（４）の大きさに選択
エツチングする。
従ってシリコン窒化膜（８）は不純物の遮蔽効果が強い
ためにポリシリコン（４）への不純物侵入を防止できる
ため、罹めて低濃度不純物で設定された高抵抗値を精度
よく設定できる。
ためにポリシリコン（４）への不純物侵入を防止できる
ため、罹めて低濃度不純物で設定された高抵抗値を精度
よく設定できる。
次に第２図は第１図と違い半導体基板全面にシリコン窒
化膜（８）す形成し、ポリシリコン抵抗体（４）を形成
後前記シリコン窒化膜（８）はコンタクト孔のみを選択
エツチングする。従って第１図の如くポリシリコン（４
）への不純物侵入を防止できるとともに、半導体基板（
５）内に形成されるＪ−ＦＥＴや接合ダイオードの信頼
性向上も可能である。またシリコン酸化膜（１０１にリ
ングラスを形成してもシリコン窒化膜（８）で保護され
ているためテーパエツチングが良好とをりステップカバ
レージを良好にする。
化膜（８）す形成し、ポリシリコン抵抗体（４）を形成
後前記シリコン窒化膜（８）はコンタクト孔のみを選択
エツチングする。従って第１図の如くポリシリコン（４
）への不純物侵入を防止できるとともに、半導体基板（
５）内に形成されるＪ−ＦＥＴや接合ダイオードの信頼
性向上も可能である。またシリコン酸化膜（１０１にリ
ングラスを形成してもシリコン窒化膜（８）で保護され
ているためテーパエツチングが良好とをりステップカバ
レージを良好にする。
第３図はポリシリコン（４）の上部及び下部をシリコン
窒化Ｍ（８）で形成するものである。イオン注入時は不
純物がポリシリコン（４）上部のシリコン窒化膜（８１
を通過し、ポリシリコン（４）層へ達するように加速エ
ネルギーを設定する。この場合ポリシリコン（４）がシ
リコン窒化膜（８）に挾まれた構造とをるため更に高精
度の抵抗体（４）を形成する時に有効である。
窒化Ｍ（８）で形成するものである。イオン注入時は不
純物がポリシリコン（４）上部のシリコン窒化膜（８１
を通過し、ポリシリコン（４）層へ達するように加速エ
ネルギーを設定する。この場合ポリシリコン（４）がシ
リコン窒化膜（８）に挾まれた構造とをるため更に高精
度の抵抗体（４）を形成する時に有効である。
第４図は半導体基板（５）全面にシリコン窒化膜（８）
を形成し、前記シリコン窒化膜（８）はコンタクト孔の
みを選択エツチングする。そして半導体基板（５）上に
形成されたポリシリコン（４）上部のみを再度シリコン
窒化膜（８）で形成する。従ってポリシリコン（４）が
シリコン窒化膜ａωに挾まれた構造とをり、高精度の抵
抗体を形成できかつ半導体基板（５）内に形成されるＪ
−Ｆ Ｅ Ｔ−？接合ダイオードの信頼性向上も可能
とをる。更に第２図と同様にシリコン酸化膜ｒｌＣにリ
ングラスを形成してもシリコン窒化膜（８）で保護され
ているためテーパーエツチングが良好とをりステップカ
バレージを良好にする。
を形成し、前記シリコン窒化膜（８）はコンタクト孔の
みを選択エツチングする。そして半導体基板（５）上に
形成されたポリシリコン（４）上部のみを再度シリコン
窒化膜（８）で形成する。従ってポリシリコン（４）が
シリコン窒化膜ａωに挾まれた構造とをり、高精度の抵
抗体を形成できかつ半導体基板（５）内に形成されるＪ
−Ｆ Ｅ Ｔ−？接合ダイオードの信頼性向上も可能
とをる。更に第２図と同様にシリコン酸化膜ｒｌＣにリ
ングラスを形成してもシリコン窒化膜（８）で保護され
ているためテーパーエツチングが良好とをりステップカ
バレージを良好にする。
（ト）発明の効果
本発明に依れば高濃度の不純物を含む半導体基板（５）
やシリコン酸化膜αＣを不純物不透過膜であるシリコン
窒化膜（８）で覆うことが可能であるため、極めて低濃
度の不純物で形成された高抵抗値を精度よく制御できる
。
やシリコン酸化膜αＣを不純物不透過膜であるシリコン
窒化膜（８）で覆うことが可能であるため、極めて低濃
度の不純物で形成された高抵抗値を精度よく制御できる
。
またシリコン窒化膜（８）を第２図−第４図の如く半導
体素子保護膜としても残せるのでより高信頓性の半導体
装置（１）が得られる。更にシリコン酸化膜１）０の表
面にリングラスを形成できるため、コンタクト孔断面は
最適なテーパー形状が得られ断線が防止できる。
体素子保護膜としても残せるのでより高信頓性の半導体
装置（１）が得られる。更にシリコン酸化膜１）０の表
面にリングラスを形成できるため、コンタクト孔断面は
最適なテーパー形状が得られ断線が防止できる。
第１図乃至第４図は本発明に依るコンデンサマイク用半
導体装置の概略を示す断面図、第５図は従来のコンデン
サマイク用半導体装置の概略を示す断面図である。 主な図番の説明 （１）はコンデンサマイク用半導体装置、（２）はソー
ス領域、（３）はゲート領域、（４）は高抵抗体、（５
）はＰ＋型の分離領域、（６）は第１の島領域、（７）
は第３の島領域、（８）はシリコン窒化膜、（９）は電
極、αＧはシリコン酸化膜である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第１図 第３図
導体装置の概略を示す断面図、第５図は従来のコンデン
サマイク用半導体装置の概略を示す断面図である。 主な図番の説明 （１）はコンデンサマイク用半導体装置、（２）はソー
ス領域、（３）はゲート領域、（４）は高抵抗体、（５
）はＰ＋型の分離領域、（６）は第１の島領域、（７）
は第３の島領域、（８）はシリコン窒化膜、（９）は電
極、αＧはシリコン酸化膜である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 夫 第１図 第３図
Claims (1)
- （１）接合型電界効果半導体素子と該接合型電界効果半
導体素子のゲート・ソース間に並列に接続した接合型ダ
イオード及び高抵抗体とを同一チップ内に形成したコン
デンサマイク用半導体装置に於て、少なくとも前記高抵
抗体の下面に不純物不透過膜を形成することを特徴とし
たコンデンサマイク用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8482785A JPS61242059A (ja) | 1985-04-19 | 1985-04-19 | コンデンサマイク用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8482785A JPS61242059A (ja) | 1985-04-19 | 1985-04-19 | コンデンサマイク用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242059A true JPS61242059A (ja) | 1986-10-28 |
Family
ID=13841595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8482785A Pending JPS61242059A (ja) | 1985-04-19 | 1985-04-19 | コンデンサマイク用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219259A (ja) * | 1989-02-20 | 1990-08-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| EP1035575A2 (en) * | 1999-03-09 | 2000-09-13 | Sanyo Electric Co., Ltd. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919778A (ja) * | 1972-02-29 | 1974-02-21 |
-
1985
- 1985-04-19 JP JP8482785A patent/JPS61242059A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919778A (ja) * | 1972-02-29 | 1974-02-21 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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