JP3218777B2

JP3218777B2 - 半導体装置及びその製造方法

Info

Publication number: JP3218777B2
Application number: JP04849793A
Authority: JP
Inventors: 裕岡本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-03-10
Filing date: 1993-03-10
Publication date: 2001-10-15
Anticipated expiration: 2016-10-15
Also published as: JPH06268159A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、更に詳しくは、過電圧によるＭＯＳト
ランジスタのゲート絶縁膜の破壊を防止する保護回路を
備えた半導体装置に係わる。

【０００２】

【従来の技術】従来、ＭＯＳトランジスタの保護回路を
有する半導体装置としては、図９に示すような構造のも
のがある。同図中、ＱはＭＯＳトランジスタ、Ｄはダイ
オードを示している。ＭＯＳトランジスタＱは、ｎ型の
ソース領域２とドレイン領域が形成され、ゲート絶縁膜
４を介してゲート電極５が形成されている。また、ダイ
オードＤは、Ｐ型のシリコン基板１と基板表面側に形成
されたｎ型層６とが接合して構成されている。同図中７
は素子分離用のフィールド酸化膜であり、その下にはＰ
型の高濃度に不純物が導入されたチャンネルストップ層
８が形成されている。そして、層間絶縁膜９にコンタク
トホールを形成して、ゲート電極５とｎ型層６並びに入
出力配線とｎ型層６とが夫々Ａｌ配線１０，１１で接続
された構造となっている。なお、図１０は、この装置の
等価回路図である。ダイオードＤの耐圧は、ゲート絶縁
膜４の絶縁耐圧よりも小さく設定され、過電圧が印加さ
れたときに、接合を通して電流を開放することにより、
電圧を下げるようになっている。このため、ＭＯＳトラ
ンジスタＱのゲート絶縁膜の破壊を防止している。

【０００３】

【発明が解決しようとする課題】しかしながら、半導体
集積回路の微細化に伴いゲート絶縁膜が薄膜化されてき
た現在では、ＭＯＳトランジスタのゲート絶縁膜の絶縁
耐圧よりも、ダイオード接合の降服電圧を下げることが
不可能になってきており、従来構造の保護回路を用いる
ことが出来なくなってきた。例えば、ゲート絶縁膜の膜
厚が１００Åになると、８〜１０Ｖ程度までは耐えられ
るが、それ以上の１２Ｖ程度となると絶縁破壊が発生す
る。一方、保護回路を構成するダイオードのｎ型層の不
純物濃度とＰ型シリコン基板の不純物濃度は、構造を簡
略化した図１１に示すａ−ｂ−ｃの範囲では図１２に示
すようなグラフに表される。このグラフから判るよう
に、ｎ型とＰ型の接合部では、不純物濃度の差が大きい
ため、接合耐圧が高く保護回路として用いることができ
ない。

【０００４】この発明は、上記した問題点に着目して創
案されたものであって、接合耐圧をゲート絶縁膜の絶縁
耐圧よりも下げ、しかも製造工程の増加や、構造の複雑
化を招くことのない保護回路を有する半導体装置を得る
にはどのような手段を講じればよいかということを、課
題としている。

【０００５】

【課題を解決するための手段】この出願の請求項１記載
に係る発明は、第１導電型の半導体基体に、第２導電型
のソース・ドレイン領域，ゲート絶縁膜及びゲート電極
から成るＭＯＳ型トランジスを有し、且つ該半導体基体
に素子分離部で画成されて形成されたダイオードの第２
導電型の領域を介して該ゲート電極と入出力配線とを接
続した半導体装置において、上記ダイオードの第２導電
型の領域を、第２導電型層と、上記素子分離部の下に形
成された、第１導電型のチャンネルストップ層と接合さ
せ、且つ不純物濃度を該チャンネルストップ層の不純物
濃度に近似させた第２導電型の高濃度層とで構成したこ
とを、解決手段としている。

【０００６】また、この出願の請求項２記載に係る発明
は、請求項１記載の発明において、ゲート絶縁膜の膜厚
を１００Å以下としたことを特徴とする。

【０００７】さらに、この出願の請求項３記載に係る発
明は、第１導電型の半導体基体の素子分離部を形成する
領域下に第１導電型の不純物濃度の高いチャンネルスト
ップ層を形成する工程と、該半導体基体表面のＭＯＳ型
トランジスタ形成領域にゲート絶縁膜を形成し、且つダ
イオード形成領域を囲む素子分離部を形成する工程と、
該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲ
ート電極の両側に、第２導電型のソース・ドレイン領域
を形成し、且つダイオード形成領域に第２導電型層を形
成する工程と、層間絶縁膜を形成し、当該層間絶縁膜
に、該ダイオードの第２導電型層のみを露呈させる第１
コンタクトホールと、第２導電型層及びチャンネルスト
ップ層を露呈させる第２コンタクトホールとを開口する
工程と、該第２コンタクトホールを介して、第２導電型
の不純物をイオン注入し、上記チャンネルストップ層に
不純物濃度の近似する第２導電型の高濃度層を接合させ
る工程と、上記ゲート電極と第１コンタクトホールを接
続する配線並びに、入出力配線と第２コンタクトホール
を接続する配線を形成する工程とを備えたことを、解決
手段としている。

【０００８】

【作用】この出願の請求項１及び２記載の発明において
は、ダイオードの第２導電型層を、チャンネルストップ
層と接合させ、第２導電型層の不純物濃度をチャンネル
ストップ層の不純物濃度に近づけたため、接合耐圧が下
がる。このため、例えば１００Åより膜厚の薄いゲート
絶縁膜の絶縁耐圧よりも、ダイオードの接合耐圧を下げ
ることができ、保護回路としての作用を奏する。

【０００９】また、この出願の請求項３記載の発明にお
いては、層間絶縁膜に開口するコンタクトホールの１つ
を素子分離部にかかるように開けて、第２導電型の不純
物をイオン注入することにより、第１導電型のチャンネ
ルストップ層に接合する第２導電型層の不純物濃度を近
似させて形成できる。このため、接合耐圧の低いダイオ
ードが形成でき、ＭＯＳ回路を保護する作用を有する。
図７は、ダイオードの構造を示す説明図であり、同図中
Ａ−Ｂ−Ｃの不純物濃度を示すのが図８のグラフであ
る。このグラフから判るように、ｎ⁺とＰ⁺の接合部での
不純物濃度が近似するため、接合耐圧が低くなる作用が
ある。

【００１０】

【実施例】以下、本発明に係る半導体装置の製造方法の
詳細を図面に示す実施例に基づいて説明する。

【００１１】先ず、本実施例においては、図１に示すよ
うに、Ｐ型のシリコン基板１１表面に薄い熱酸化膜１２
を成長させた後、シリコンナイトライド（ＳｉＮ₂）膜
１３を形成する。そして、シリコンナイトライド膜１３
上に、フォトリソグラフィー技術を用いてレジスト１４
をパターニングする。このレジスト１４は、後記する素
子分離部としてのフィールド酸化膜を形成する部分以外
を覆うように形成する。次にレジスト１４をマスクとし
てシリコンナイトライド膜１３のエッチングを行う。

【００１２】さらに、レジスト１４を残したまま、ホウ
素（Ｂ）をイオン注入してＰ型のチャンネルストップ層
１５を形成する。このチャンネルストップ層１５のドー
ズ量は、１×１０¹⁸ｃｍ^-2に設定した。なお、本実施例
で用いたシリコン基板１１の不純物濃度は１×１０¹⁷ｃ
ｍ^-2である。

【００１３】次に、レジスト１４を剥離し、シリコンナ
イトライド膜１３をマスクとする選択酸化により、素子
分離領域に厚いフィールド酸化膜１６を形成する。その
後、シリコンナイトライド膜１３をエッチングし、ゲー
ト絶縁膜１７を酸化により形成する。そして、全面に多
結晶シリコン膜をＣＶＤ法により堆積させた後、周知の
技術でパターニングを行ってゲート電極１８を形成す
る。続いて、ヒ素（Ａｓ）をイオン注入する。このイオ
ン注入によりソース領域１９、ドレイン領域２０及びｎ
型層２１が同時に形成される。また、このイオン注入に
より、ゲート電極１８にも不純物（Ａｓ）が導入され
る。なお、ｎ型層２１は、フィールド酸化膜１６に囲ま
れたシリコン基板１１に形成される。また、このイオン
注入のドーズ量は１×１０¹⁹ｃｍ^-2程度に設定した。こ
のようにして、図２に示すような構造が形成される。そ
して、図３に示すように、層間絶縁膜２８を全面に堆積
させる。この工程までは、従来の製造方法と同様であ
る。

【００１４】次に、図４に示すように、層間絶縁膜２８
にコンタクトホール２２，２３，２４を開口させる。コ
ンタクトホール２２は、ゲート電極１８上に開口され
る。また、コンタクトホール２３は、ｎ型層２１上に開
口される。そして、コンタクトホール２４は、フィール
ド酸化膜１６の端部にかかり、チャンネルストップ層１
５の端部が露出するように開口される。従来の製造方法
においては、コンタクトホール２３，２４は共にｎ型層
２１上に開口されていたものであり、本実施例ではコン
タクトホール２４位置をフィールド酸化膜１６側にずら
した位置に設定した。このため、レジストパターニング
に用いる露光マスク（レチクル）等を変更するだけでよ
い。

【００１５】そして、コンタクトホール２４内で露出す
るシリコン基板１１に、チャンネルストップ層１５の不
純物濃度に近い濃度（１×１０¹⁹ｃｍ^-2）の高濃度ｎ型
層２５を形成するため、リン（Ｐ）をイオン注入する。
このようにして形成された高濃度ｎ型層２５は、Ｐ型の
チャンネルストップ層１５と接合しＰＮ接合を形成す
る。

【００１６】次に、図６に示すように全面にＡｌ膜を例
えばスパッタ法によって堆積させた後、リソグラフィー
技術及びエッチング技術を用いてパターニングしてＡｌ
配線２６，２７を形成する。一方のＡｌ配線２６は、ゲ
ート電極１８とｎ型層２１を接続し、他方のＡｌ配線２
７は入出力側と高濃度ｎ型層２５とを接続している。

【００１７】以上の製造工程により、本実施例の半導体
装置の要部が形成された。本実施例においては、チャン
ネルストップ層１５の不純物濃度が１×１０¹⁸ｃｍ^-2で
あり、高濃度ｎ型層２５の不純物濃度が１×１０¹⁹ｃｍ
^-2である。このように両者の不純物濃度が近似している
ため、接合耐圧は下がり、ゲート絶縁膜１７の絶縁耐圧
より低くなる。このため、過電圧が印加された場合、ゲ
ート絶縁膜１７の絶縁破壊が起こる前に、高濃度ｎ型層
２５とチャンネルストップ層１５で構成されるダイオー
ドの接合が降服を起こし、電流は基板側へ開放され、Ｍ
ＯＳトランジスタのゲート絶縁膜の絶縁破壊は防止され
る。

【００１８】特に、本発明を用いれば、ゲート絶縁膜の
膜厚を１００Å以下にしても、ゲート絶縁耐圧よりも接
合耐圧の低い保護回路を形成することが可能となる。

【００１９】以上、実施例について説明したが、本発明
は、これに限定されるものではなく、構成の要旨に基づ
く各種の設計変更が可能である。

【００２０】例えば、上記実施例においては、Ｐ型のシ
リコン基板を用いたが、ｎ型のものを用いてもよい。そ
の場合、ソース・ドレイン、ダイオードを構成する高濃
度及びチャンネルストップ層の導電型は、本実施例の逆
の導電型にすればよい。

【００２１】また、各不純物導入層の不純物濃度は、構
成の要旨に従って適宜変更が可能である。

【００２２】さらに、上記実施例においては、フィール
ド酸化膜を素子分離部としたが、他の素子分離構造を適
用することも可能である。

【００２３】

【発明の効果】以上の説明から明らかなように、この出
願の請求項１〜３記載の発明によれば、保護回路を構成
するダイオードの接合耐圧を、薄膜化したゲート絶縁膜
の絶縁耐圧よりも下げることが可能となり、半導体装置
の保護機能を高める効果がある。

【００２４】また、チャンネルストップ層に接合する高
濃度層をコンタクトホールを介したイオン注入で形成で
きるため、工程数を増加させることがなく、また、構造
の複雑化を招くことがなく、容易に製造できる効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施例の要部を示す工程断面図。

【図２】本発明の実施例の要部を示す工程断面図。

【図３】本発明の実施例の要部を示す工程断面図。

【図４】本発明の実施例の要部を示す工程断面図。

【図５】本発明の実施例の要部を示す工程断面図。

【図６】本発明の実施例の要部を示す工程断面図。

【図７】本発明の実施例におけるダイオードが形成され
た部分の説明図。

【図８】図７のＡ−Ｂ−Ｃの不純物濃度を示すグラフ。

【図９】従来例の断面図。

【図１０】従来例の半導体装置の要部を示す等価回路
図。

【図１１】従来例のダイオードが形成された部分の説明
図。

【図１２】図１１のａ−ｂ−ｃの不純物濃度を示すグラ
フ。

【符号の説明】

１１…シリコン基板（半導体基体）１５…チャンネルストップ層１６…フィールド酸化膜（素子分離部）１７…ゲート絶縁膜１８…ゲート電極１９…ソース領域２０…ドレイン領域２１…ｎ型層（第２導電型層）２３，２４…コンタクトホール２５…高濃度ｎ型層（高濃度層）２６，２７…Ａｌ配線層２８…層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/06 H01L 27/08 H01L 27/088 - 27/092

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基体に、第２導電型
のソース・ドレイン領域，ゲート絶縁膜及びゲート電極
から成るＭＯＳ型トランジスを有し、且つ該半導体基体
に素子分離部で画成されて形成されたダイオードの第２
導電型の領域を介して該ゲート電極と入出力配線とを接
続した半導体装置において、上記ダイオードの第２導電型の領域を、第２導電型層
と、上記素子分離部の下に形成された、第１導電型のチ
ャンネルストップ層と接合させ、且つ不純物濃度を該チ
ャンネルストップ層の不純物濃度に近似させた第２導電
型の高濃度層とで構成したことを特徴とする半導体装
置。
【請求項２】上記ゲート絶縁膜の膜厚は１００Å以下
である請求項１記載に係る半導体装置。
【請求項３】第１導電型の半導体基体の素子分離部を
形成する領域下に第１導電型の不純物濃度の高いチャン
ネルストップ層を形成する工程と、該半導体基体表面のＭＯＳ型トランジスタ形成領域にゲ
ート絶縁膜を形成し、且つダイオード形成領域を囲む素
子分離部を形成する工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極の両側に、第２導電型のソース・ドレイン
領域を形成し、且つダイオード形成領域に第２導電型層
を形成する工程と、層間絶縁膜を形成し、当該層間絶縁膜に、該ダイオード
の第２導電型層のみを露呈させる第１コンタクトホール
と、第２導電型層及びチャンネルストップ層を露呈させ
る第２コンタクトホールとを開口する工程と、該第２コンタクトホールを介して、第２導電型の不純物
をイオン注入し、上記チャンネルストップ層に不純物濃
度の近似する第２導電型の高濃度層を接合させる工程
と、上記電極と第１コンタクトホールを接続する配線並び
に、入出力配線と第２コンタクトホールを接続する配線
を形成する工程と、を備えたことを特徴とする半導体装
置の製造方法。