JPH061823B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH061823B2 JPH061823B2 JP60255254A JP25525485A JPH061823B2 JP H061823 B2 JPH061823 B2 JP H061823B2 JP 60255254 A JP60255254 A JP 60255254A JP 25525485 A JP25525485 A JP 25525485A JP H061823 B2 JPH061823 B2 JP H061823B2
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- Japan
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- wiring
- integrated circuit
- circuit
- cell
- semiconductor integrated
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセルアレイ方式でなるセミカスタム半導体集積
回路に関し、特に容量素子の構造に関する。
回路に関し、特に容量素子の構造に関する。
〔従来の技術〕 従来、集積倫理回路において、論理と関わりなく、遅延
時間を調節する手段として、例えば、注目する信号ライ
ンに単純にゲートを挿入し、その段数を違えることで、
異なる遅延時間を得る方法や、容量素子を付加し、その
時定数により、遅延時間を所望の値に設定する方法等が
一般に使用される。
時間を調節する手段として、例えば、注目する信号ライ
ンに単純にゲートを挿入し、その段数を違えることで、
異なる遅延時間を得る方法や、容量素子を付加し、その
時定数により、遅延時間を所望の値に設定する方法等が
一般に使用される。
近年セミカスタム方式の集積論理回路の要求が高まり、
それらの効率的な実現手段として、一般に、セルアレイ
方式でなる、例えば、ゲートアレイの如き半導体集積回
路が使用されている。
それらの効率的な実現手段として、一般に、セルアレイ
方式でなる、例えば、ゲートアレイの如き半導体集積回
路が使用されている。
しかるにゲートアレイ特に、ディジタル論理を実現する
ゲートアレイでは、単一の又は複数のセルで構成され、
論理の構成のみを主目的とする基本論理ブロックが配置
されるだけである。従って、論理ブロックの遅延時間の
微妙なコントロールおよび、複数信号間の遅延時間の相
対的な関係を設定するためには、必要な部分に人手によ
ってセル内で使用されているトランジスタや配線層等の
寄生容量を利用する形で、個々に容量素子を付加する方
法がとられる。一般に、セルアレイ方式のセミカスタム
集積回路は、個々の回路に固有な部分は、配線工程だけ
で、トランジスタ、抵抗等の素子の配列および配線チャ
ンネルは共通である。このため前記の目的で使用される
容量素子はそれぞれの回路での不使用のトランジスタ
や、配線長を利用して実現される。
ゲートアレイでは、単一の又は複数のセルで構成され、
論理の構成のみを主目的とする基本論理ブロックが配置
されるだけである。従って、論理ブロックの遅延時間の
微妙なコントロールおよび、複数信号間の遅延時間の相
対的な関係を設定するためには、必要な部分に人手によ
ってセル内で使用されているトランジスタや配線層等の
寄生容量を利用する形で、個々に容量素子を付加する方
法がとられる。一般に、セルアレイ方式のセミカスタム
集積回路は、個々の回路に固有な部分は、配線工程だけ
で、トランジスタ、抵抗等の素子の配列および配線チャ
ンネルは共通である。このため前記の目的で使用される
容量素子はそれぞれの回路での不使用のトランジスタ
や、配線長を利用して実現される。
第３図は従来の配線長を利用した容量体の構成方法を示
す。セル列４，６の間に配線領域５が設けられており、
図の斜線部分１，２，３が意図的に容量素子として使用
された配線部であり、端子Ｔａ，Ｔｂに適量の遅延時間
を付加することを目的としたものである。本図から明ら
かな如く、これらの容量体として使用された配線領域の
部分は、他の論理ブロックの接続線を通すことは不可能
である。また、これらの容量体は、回路仕様毎に固有の
値を有するため、異なる回路仕様に共通に用いることは
できない。
す。セル列４，６の間に配線領域５が設けられており、
図の斜線部分１，２，３が意図的に容量素子として使用
された配線部であり、端子Ｔａ，Ｔｂに適量の遅延時間
を付加することを目的としたものである。本図から明ら
かな如く、これらの容量体として使用された配線領域の
部分は、他の論理ブロックの接続線を通すことは不可能
である。また、これらの容量体は、回路仕様毎に固有の
値を有するため、異なる回路仕様に共通に用いることは
できない。
以上述べた様に、従来は、例えば配線長の差を利用して
異なる容量値を得ようとするような場合、ソフトウエア
による自動配線の配線領域が減少し、場合によっては、
その配線性が極度に低下することがある。また、このよ
うな方法では、回路特性に関する要求仕様が異なる度に
新たに容量値の設定、および部分的な配線の人手設計が
余儀なくされ、設計工数の増大、設計期間の増大といっ
た大きな問題を惹起する欠点がある。
異なる容量値を得ようとするような場合、ソフトウエア
による自動配線の配線領域が減少し、場合によっては、
その配線性が極度に低下することがある。また、このよ
うな方法では、回路特性に関する要求仕様が異なる度に
新たに容量値の設定、および部分的な配線の人手設計が
余儀なくされ、設計工数の増大、設計期間の増大といっ
た大きな問題を惹起する欠点がある。
本発明の目的は、従来方式のかかる問題点を解決すべ
く、新しい容量素子の構成手段を提供するものである。
く、新しい容量素子の構成手段を提供するものである。
本発明の半導体集積回路は、内部論理回路部がアレイ状
に配列され、各々が同一の構造を有する基本セルと、該
基本セル内の配線および、該基本セル間の配線とで構成
される半導体集積回路において、一つ又は、相接して配
列された複数の基本セル上に配線層でなる一種類又は二
種類以上の容量体を設けたことを特徴とする。
に配列され、各々が同一の構造を有する基本セルと、該
基本セル内の配線および、該基本セル間の配線とで構成
される半導体集積回路において、一つ又は、相接して配
列された複数の基本セル上に配線層でなる一種類又は二
種類以上の容量体を設けたことを特徴とする。
本発明における特徴的な容量体はブロック化が可能でソ
フトウエアによる自動配線で使用される配線領域を侵す
ことがなく、かつ基本セルで構成される通常の論理ブロ
ックと同様に自動配線ソフトウエアで処理可能である。
従って予め必要な種類だけ、これらの容量を準備してお
くことにより、後自動配線ソフトウエアによって個々の
回路設計に対応して、これらの容量体を任意に組み合わ
せた構成をとることができ、結果として工数の削減、Ｔ
ＡＴの短縮を実現することができる。
フトウエアによる自動配線で使用される配線領域を侵す
ことがなく、かつ基本セルで構成される通常の論理ブロ
ックと同様に自動配線ソフトウエアで処理可能である。
従って予め必要な種類だけ、これらの容量を準備してお
くことにより、後自動配線ソフトウエアによって個々の
回路設計に対応して、これらの容量体を任意に組み合わ
せた構成をとることができ、結果として工数の削減、Ｔ
ＡＴの短縮を実現することができる。
以下図面により説細な説明を行う。
第２図は、値の異なる容量素子Ｃ１，Ｃ２，Ｃ３を使用
することによりａ１からａ２，ａ３，ａ４に至るパスに
異なる遅延時間を期待する回路を示す。
することによりａ１からａ２，ａ３，ａ４に至るパスに
異なる遅延時間を期待する回路を示す。
本回路において、ＳＥＬはセレクタを示し、Ｓ１，Ｓ２
によってａ２，ａ３，ａ４の信号のいずれか一つが選択
されてｂ１に出力される。
によってａ２，ａ３，ａ４の信号のいずれか一つが選択
されてｂ１に出力される。
ここで使用されるＣ１，Ｃ２，Ｃ３の実現に従来方法で
対処するとすれば第３図に示す方法で３本の長さの異な
る配線を付加することになるわけで、その近傍の配線性
が低下することは容易に推察できる。
対処するとすれば第３図に示す方法で３本の長さの異な
る配線を付加することになるわけで、その近傍の配線性
が低下することは容易に推察できる。
第１図は本発明の一実施例であり、第２図の回路を構成
した例を示す。
した例を示す。
基本セルが並んでいるセル列７，８，９の間に配線領域
１０，１１が設けられている。図中の斜線部で表わした
部分はセル上に配線層を利用して実現した容量体であ
り、１つのセル上に、Ｃａ，ＣｂおよびＣｃ，Ｃｄのよ
うに二種類の異なる容量値を有している。このよう
に、、セル内の配線層を使用して容量体を構成し、それ
らの各々に論理ブロックと同様にＴ１〜Ｔ９の如き端子
を配することで、容量セル自身の端子間、および他の論
理ブロック間の接続を自動的に行うことが可能となる。
１０，１１が設けられている。図中の斜線部で表わした
部分はセル上に配線層を利用して実現した容量体であ
り、１つのセル上に、Ｃａ，ＣｂおよびＣｃ，Ｃｄのよ
うに二種類の異なる容量値を有している。このよう
に、、セル内の配線層を使用して容量体を構成し、それ
らの各々に論理ブロックと同様にＴ１〜Ｔ９の如き端子
を配することで、容量セル自身の端子間、および他の論
理ブロック間の接続を自動的に行うことが可能となる。
本図のセル列７，８に記されたＧ１，Ｇ２，Ｇ３，
Ｇ４，ＳＥＬはいずれも第２図に同名で記された論理回
路がセル内素子によって実現されていることを意味す
る。
Ｇ４，ＳＥＬはいずれも第２図に同名で記された論理回
路がセル内素子によって実現されていることを意味す
る。
第２図における配線ａ２，ａ３，ａ４は第１図において
もａ２，ａ３，ａ４で記されているが、第１図の如く論
理回路を配することによって、ａ２，ａ３，ａ４間の長
さの差を最小に抑えることができる。
もａ２，ａ３，ａ４で記されているが、第１図の如く論
理回路を配することによって、ａ２，ａ３，ａ４間の長
さの差を最小に抑えることができる。
一般に自動配線では第１図のような配置を強制的に行な
えば、図中の配線に近い結果が得られることが多い。た
とえば、自動配線における配線結果が期待通りにならな
かったとしても、要求を満足しない部分についてのみ人
手による修正を施せばよいため、徒らに工数が増大する
ことを防ぐことができる。
えば、図中の配線に近い結果が得られることが多い。た
とえば、自動配線における配線結果が期待通りにならな
かったとしても、要求を満足しない部分についてのみ人
手による修正を施せばよいため、徒らに工数が増大する
ことを防ぐことができる。
今、Ｃ１＝Ｃａ＋Ｃｂ，Ｃ２＝Ｃｃ，Ｃ３＝Ｃｄとする
とＣａ＋Ｃｂの容量値は端子Ｔ２とＴ３を接続すること
で得られるから、Ｇ２，Ｇ３，Ｇ４の出力がＳＥＬに至
る各々の接続経路を図の如くすることと併わせて、それ
ぞれの信号ライン間に、Ｃ１、２，Ｃ３の差に対応した
遅延時間の差が得られることが理解されよう。
とＣａ＋Ｃｂの容量値は端子Ｔ２とＴ３を接続すること
で得られるから、Ｇ２，Ｇ３，Ｇ４の出力がＳＥＬに至
る各々の接続経路を図の如くすることと併わせて、それ
ぞれの信号ライン間に、Ｃ１、２，Ｃ３の差に対応した
遅延時間の差が得られることが理解されよう。
以上述べたように、本発明は、ゲートアレイおスタンダ
ードセルの自動配線に使用される論理ブロックのハード
ウエアマクロブロックと同等のハードウエアブロックと
して、自動配線の配線性を損うことなく、回路構成に容
量素子を導入することを可能とし、遅延時間の調節回路
等の実現に効果を発揮する。この遅延時間の調節機能は
高速半導体デバイスの自動テスターで、タイミング測定
に関する微調整回路等にしばしば用いられるが、今後更
に各種機能のＬＳＩ化が進むことが予想され、本発明の
利用機会が増えるものと考えられる。
ードセルの自動配線に使用される論理ブロックのハード
ウエアマクロブロックと同等のハードウエアブロックと
して、自動配線の配線性を損うことなく、回路構成に容
量素子を導入することを可能とし、遅延時間の調節回路
等の実現に効果を発揮する。この遅延時間の調節機能は
高速半導体デバイスの自動テスターで、タイミング測定
に関する微調整回路等にしばしば用いられるが、今後更
に各種機能のＬＳＩ化が進むことが予想され、本発明の
利用機会が増えるものと考えられる。
第１図は本発明の一実施例のレイアウト図、第２図にお
いて、７，８，９……セル列、１０，１１……配線領
域、Ｃａ，Ｃｂ，Ｃｃ，Ｃｄ……容量素子、Ｔ１，〜Ｔ
９……容量セル端子。 第２図は異なる遅延時間を必要とする機能の等価回路
図。 第３図は従来の配線層を利用した容量素子のレイアウト
図、第３図において、１，２，３……容容素子、４，６
……セル列、５……配線領域。
いて、７，８，９……セル列、１０，１１……配線領
域、Ｃａ，Ｃｂ，Ｃｃ，Ｃｄ……容量素子、Ｔ１，〜Ｔ
９……容量セル端子。 第２図は異なる遅延時間を必要とする機能の等価回路
図。 第３図は従来の配線層を利用した容量素子のレイアウト
図、第３図において、１，２，３……容容素子、４，６
……セル列、５……配線領域。
Claims (1)
- 【請求項１】アレイ状に配列され各々が同一の構造を有
する多数の基本セルを有する半導体集積回路において、
一つ又は相接して配列された複数の該基本セル内の素子
を配線層で接続して論理ブロックを構成するとともに、
一つ又は相接して配列された複数の基本セル上にセル内
配線層で構成した容量体を形成し、かつ該容量体に該論
理ブロックと同様に複数の端子を配し、これら容量体お
よび論理ブロックの端子間を接続したことを特徴とする
半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255254A JPH061823B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体集積回路 |
| US07/206,996 US4841352A (en) | 1985-11-13 | 1988-06-14 | Semi-custom integrated circuit provided with standardized capacitor cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255254A JPH061823B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114238A JPS62114238A (ja) | 1987-05-26 |
| JPH061823B2 true JPH061823B2 (ja) | 1994-01-05 |
Family
ID=17276186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255254A Expired - Lifetime JPH061823B2 (ja) | 1985-11-13 | 1985-11-13 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4841352A (ja) |
| JP (1) | JPH061823B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712079B2 (ja) * | 1988-02-15 | 1998-02-10 | 株式会社東芝 | 半導体装置 |
| EP0387812A3 (en) * | 1989-03-14 | 1992-08-05 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
| US5650346A (en) * | 1994-08-29 | 1997-07-22 | United Microelectronics Corporation | Method of forming MOSFET devices with buried bitline capacitors |
| US5554545A (en) * | 1994-09-01 | 1996-09-10 | United Microelectronics Corporation | Method of forming neuron mosfet with different interpolysilicon oxide thickness |
| US5895945A (en) * | 1995-11-14 | 1999-04-20 | United Microelectronics Corporation | Single polysilicon neuron MOSFET |
| JPH10284605A (ja) * | 1997-04-08 | 1998-10-23 | Mitsubishi Electric Corp | 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685848A (en) * | 1979-12-15 | 1981-07-13 | Toshiba Corp | Manufacture of bipolar integrated circuit |
| JPS5928056B2 (ja) * | 1979-12-26 | 1984-07-10 | 三菱電機株式会社 | 半導体集積回路の製造方法 |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
| JPS58176947A (ja) * | 1982-04-09 | 1983-10-17 | Nec Corp | 半導体装置 |
| JPS59181643A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体集積回路 |
| JPS59211246A (ja) * | 1983-05-17 | 1984-11-30 | Nec Corp | アナログｉｃマスタスライス方式 |
| JPS6068662U (ja) * | 1983-10-17 | 1985-05-15 | 三洋電機株式会社 | 集積化コンデンサ |
| JPH0622336A (ja) * | 1992-06-30 | 1994-01-28 | Canon Inc | 静止画像記録装置 |
| JP3135992B2 (ja) * | 1992-07-14 | 2001-02-19 | マツダ株式会社 | 自動変速機の油圧制御装置 |
| JPH0666446A (ja) * | 1992-08-19 | 1994-03-08 | Matsushita Electric Ind Co Ltd | パーソナルスペース用温度環境調整装置 |
-
1985
- 1985-11-13 JP JP60255254A patent/JPH061823B2/ja not_active Expired - Lifetime
-
1988
- 1988-06-14 US US07/206,996 patent/US4841352A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62114238A (ja) | 1987-05-26 |
| US4841352A (en) | 1989-06-20 |
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