JPS62114238A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS62114238A
JPS62114238A JP60255254A JP25525485A JPS62114238A JP S62114238 A JPS62114238 A JP S62114238A JP 60255254 A JP60255254 A JP 60255254A JP 25525485 A JP25525485 A JP 25525485A JP S62114238 A JPS62114238 A JP S62114238A
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semiconductor integrated
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Akira Aso
麻生　明
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセルアレイ方式でなるセミカスタム半導体集積
回路に関し、特に容量素子の構造に関する。
〔従来の技術〕
従来、集積論理回路において、論理と関わりなく、遅延
時間を調節する手段として１例えば、注目する信号ライ
ンに単純にゲー）？挿入し、その段数を違えることで、
異なる遅延時間會得る方法や、容量素子を付加し、その
時定数により、遅延時間を所望の値に設定する方法等が
一般に使用される。
近年セミカスタム方式の集積論理回路の要求が高まり、
それらの効率的な実現手段として、一般に、セルアレイ
方式でなる、例えば、ゲートアレイの如き半導体集積回
路が使用されている。
しかるにゲートアレイ特に、ディジタル論理上実現する
ゲートアレイでは、単一の又は複数のセルで構成さｎ１
論理の構成のみを主目的とする基本論理ブロックが配線
されるだけである。従って。
論理ブロックの遅延時間の微妙なコントロールおよび、
複数信号間の遅延時間の相対的な関係を設定するために
は、必要な部分に人手によってセル内で使用されている
トランジスタや配線層等の寄生容量を利用する形で、個
々に容量素子を付加する方法がとられる。一般に、セル
アレイ方式のセミカスタム集積回路は、個々の回路に固
有な部分は、配線工程だけで、トランジスタ、抵抗等の
素子の配列および配線チャンネルは共通である。このた
め前記の目的で使用さｆ、る容量素子はそれぞｎの回路
での不使用のトランジスタや、配線長を利用して実現さ
れる。
第３図は従来の配線長を利用した容量体の構成方法金示
す。セル列４．６の間に配線領域５が設けられておシ、
図の斜線部分１，２．３が意図的に容量素子として使用
された配線部でめシ、端子Ｔａ　Ｔｂに適量の遅延時間
を付加することを目的としたものである。本図から明ら
かな如く、こｎらの容量体として使用さｎ几配線領域の
部分は、他の論理ブロックの接続線を通すことは不可能
である。また、これらの容量体は、回路仕様毎に固有の
値を有するため、異なる回路仕様に共通に用いることは
できない。
〔発明が解決しようとする問題点〕
以上述べ几様に、従来は１例えば配線長の差を利用して
異なる容量値を得ようとするような場合、ソフトウェア
による自動配線の配線領域が減少し。
場合にＬっては、その配縁性が極夏に低下することかめ
る。ま友、このような方法では、回路特性に関する要求
仕様が異なる度に新たに容量値の設定、および部分的な
配線の人手設計が余儀なくさｎ、設計工数の増大、設計
期間の増大といった大きな問題を惹起する欠点がめる。
〔問題点を解決するための手段〕
本発明の目的は、従来方式のかかる問題点全解決すべく
、新しい容量素子の構成手段を提供するものである。
本発明の半導体集積回路は、内部論理回路部がプレイ状
に配列され、各々が同一の構造を有する基本セルと、該
基本セル内の配線および、該基本セル間の配線とで構成
される半導体集積回路において、一つ又は、相接して配
列された複数の基本セル上に配線層でなる一種類又は二
種類以上の容量体を設けたことを特徴とする。
本発明における特徴的な容量体はブロック化が可能でソ
フトウェアによる自動配線で使用される配縁頭載を侵す
ことがなく、かつ基本セルで構成さｎる通常の論理ブロ
ックと同様に自動配縁ソフトウェアで処理可能でるる。
従って予め必要な種類だけ、こｎらの容量体を準備して
おくことによシ、後自動配線ソフトウェアによって個々
の回路設計に対応して、こ１らの容量体を任意に組み合
わせた構成をとることができ、結果として工数の削減、
ＴＡＴｏｗＭＡｔ−実現することができる。
〔実施例〕
以下図面によシ、説細な説明を行う。
ｆａｚ図は、値の異なる容量素子Ｃ，，Ｃ，，Ｃ。
を使用することによシａ１から”１　　ｅ”ｌ　　ｍ”
４に至るパスに異なる遅延時間を期待する回路を示す０ 本回路において、ＳＥＬはセレクタを示し％Ｓ１゜Ｓ、
によって”１　　ｍ”＊　　＃”４の信号のいずれか一
つが選択されてｂｌに出力される。
ここで使用されるＣ１　　ｓ　Ｃ１ｔ　”＊の実現に従
来方法と対処するとすれば第３図に示す方法で３本の長
さの異なる配線を付加することになるわけで、その近傍
の配線性が低下することは容易に推察できる。
第１図は本発明の一実施例でｌり、第２図の回路を構成
した例を示す。
基本セルが並んでいるセル列７，８．９の間に配線領域
１０．１１が設けられている。図中の斜緘部で表わした
部分はセル上に配線ＨＩｔ−利用して実現した容量体で
るｆｆ、１つのセル上に、Ｃａ。
ｃｂおよびＣｃ、Ｃｄのように二種類の異なる容量値ｔ
−Ｗしている。このように、セル内の配線層管使用して
容量体を構成し、七ｎらの各々に論理ブロックと同様に
Ｔ１〜Ｔ、の如き端子を配することで、容量セル自身の
端子間、および他の論理ブロック間の接続を自動的に行
うことが可能となる。
本図のセル列７．８に記されたＧ１　、Ｇ、。
Ｇｓ　、Ｇ、、ＳＥＬはいずれも第２図に同名で記さｆ
”Ｌ７’ｊ論理回路がセル内素子によって実現さルてい
ること全意味する。
第２図における配線ａｌ　　、ａ３　　、ａ４は第１図
においてもａＲｙａ＄　　＊”４で記さｎているが、第
１図の如く論理回路金配することによって、ａ８゜ａ３
＋３４間の長さの差ｔ″最小抑えることができる。
一般に自動配線では第１図のような配線を強制的に行な
えば、図中の配線に近い結果が得られることが多い。た
とえば、自動配線における配線結果が期待通シにならな
かったとしても、要求を満足しない部分についてのみ人
手による修正を施せばよいため、徒らに工数が増大する
ことを防ぐことするとＣａ＋Ｃｂの容量値は端子Ｔ、と
Ｔｓ　ｔ”接続することで得られるから　Ｑ、、Ｇ、、
Ｇ４の出力がＳＥＬに至る各々の接続経路全図の如くす
ることと併わせて、それぞｎの信号ライン間に。
Ｃｔ　　、Ｃ２、ＣａＯ差に対応した遅延時間の差が得
らｎることが理解さｎよう。
〔発明の効果〕
以上述べたように、本発明は、ゲートアレイおスタンダ
ードセルの自動配線に使用さｎる論理ブロックのハード
ウェアマクロブロックと同等のハードウェアブロックと
して、自動配豫の配線性を損うことなく１回路構成に容
量素子を導入すること金回能とし、遅延時間の調節口′
Ｒ１ｒ等の実現に効果を発揮する。この遅ｇ時間の調節
機能は高速半環体デバイスの自動テスターで、タイミン
グ測定に関する微調整回路等にしばしば用いられるＩｚ
。
今後更に各種機能のＬＳＩ化が進むことが予想さｒＬ％
本発明の利用機会が増えるものと考えられる。
【図面の簡単な説明】
第１図は本発明の一実施例のレイアウト図％第２図にお
いて％７，８．９・・・・・・セル列％１０．１１・・
・・・・配線領域、Ｃａ、Ｃｂ、Ｃｃ、Ｃｄ・・・・・
・容量素子、Ｔ１．〜Ｔ９・・・・・・容量セル端子。 第２図は異なる遅延時間を必要とする機能の等価回路図
。 第３図は従来の配線層を利用した容量素子のレイアウト
図、第３図において、１，２．３・・・・・・容量素子
、４，６・・・・・・セル列、５・・・・・・配線領域
。 ＄　２　図 第　ノ　　図

Claims (1)

    【特許請求の範囲】
  1. 内部論理回路部が、アレイ状に配列され、各々が同一の
    構造を有する基本セルと、該基本セル内の配線および該
    基本セル間の配線とで構成される半導体集積回路におい
    て、一つ又は、相接して配列された複数の基本セル上に
    、配線層からなる一種類又は二種類以上の容量体を有す
    ることを特徴とする半導体集積回路。
JP60255254A 1985-11-13 1985-11-13 半導体集積回路 Expired - Lifetime JPH061823B2 (ja)

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JP60255254A JPH061823B2 (ja) 1985-11-13 1985-11-13 半導体集積回路
US07/206,996 US4841352A (en) 1985-11-13 1988-06-14 Semi-custom integrated circuit provided with standardized capacitor cells

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JPH061823B2 JPH061823B2 (ja) 1994-01-05

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