JPS5979549A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5979549A JPS5979549A JP19011882A JP19011882A JPS5979549A JP S5979549 A JPS5979549 A JP S5979549A JP 19011882 A JP19011882 A JP 19011882A JP 19011882 A JP19011882 A JP 19011882A JP S5979549 A JPS5979549 A JP S5979549A
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- Japan
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- wiring
- layer
- logic block
- layer wiring
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000003491 array Methods 0.000 abstract description 5
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、セル領域とは分離した配線領域をもつ半導
体集積回路、特にマスタスライス方式の集積回路の構造
に関する。
体集積回路、特にマスタスライス方式の集積回路の構造
に関する。
マスタスライス方式の集積回路のうちｒ−ドアレイ、は
、開発期間を短縮できるという大きな利点がある一方で
、集積密度が低すぎるという欠点をもっている。通常の
ｒｌドアレイタイプの論理ブロックの配列と配線チャネ
ルの構造を第１図に示す。第１図（ａ）は模式的平面図
であり、同図（ｂ） ｌ （ｅ）はそれぞれ（、）のＡ
Ａ／ 、 Ｂｎ／断面図である。図では、２つの論理プ
ロツクアレイ１１、．１１２とその間の配線領域１２を
示している。論理ブロックアレイ１１．．１１２は、そ
れぞれ国数の素子からなる論理ブロックを単位として行
列状にこれを配列したものである。
、開発期間を短縮できるという大きな利点がある一方で
、集積密度が低すぎるという欠点をもっている。通常の
ｒｌドアレイタイプの論理ブロックの配列と配線チャネ
ルの構造を第１図に示す。第１図（ａ）は模式的平面図
であり、同図（ｂ） ｌ （ｅ）はそれぞれ（、）のＡ
Ａ／ 、 Ｂｎ／断面図である。図では、２つの論理プ
ロツクアレイ１１、．１１２とその間の配線領域１２を
示している。論理ブロックアレイ１１．．１１２は、そ
れぞれ国数の素子からなる論理ブロックを単位として行
列状にこれを配列したものである。
配線・領域Ｉ２はこの例では５個の配線チャネルＣＩＩ
、〜ＣＨ，を有する。第１層配線７Ｊ（１３，。
、〜ＣＨ，を有する。第１層配線７Ｊ（１３，。
１３２ 、・・・）は論理ブロックアレイ１１１ 。
１１２の各論理ブロックの端子をその両側に導出するも
のであり、５個の配線チャネルＣＨ，〜ＣＨ，に配設し
た第２層配線１４（１４，、Ｊ ４２゜・・）によって
その導出された端子間の接続を行っている。
のであり、５個の配線チャネルＣＨ，〜ＣＨ，に配設し
た第２層配線１４（１４，、Ｊ ４２゜・・）によって
その導出された端子間の接続を行っている。
この従来の配線構造においては、配線チャネルＣＨ，〜
ＣＨ，に一層の配線しか設けておらず、従って配線チャ
ネル間の短絡を防ぐため一定間隔あけなければならない
ので配線領域１２が広くなってし捷う。その結果、配線
領域１２の面積が論理ブロックアレイ１１．．１１．と
同じぐらいの面積を占めることになり、集積密度を上げ
る上で大きな制約になるという問題が生じるっ 〔発明の目的〕 この発明の目的は、新たな配線構造を導入することによ
って、従来に比べて配線領域の面積を大幅に減少し、半
導体集積回路の集積密度を向上させることにある。
ＣＨ，に一層の配線しか設けておらず、従って配線チャ
ネル間の短絡を防ぐため一定間隔あけなければならない
ので配線領域１２が広くなってし捷う。その結果、配線
領域１２の面積が論理ブロックアレイ１１．．１１．と
同じぐらいの面積を占めることになり、集積密度を上げ
る上で大きな制約になるという問題が生じるっ 〔発明の目的〕 この発明の目的は、新たな配線構造を導入することによ
って、従来に比べて配線領域の面積を大幅に減少し、半
導体集積回路の集積密度を向上させることにある。
この発明は、論理ブロックアレイ間の配線領域を３層配
線構造としたことを特徴とする。
線構造としたことを特徴とする。
この発明によれば、例えば配線領域の隣接する配線チャ
ネルに互いに異なる層を用いることができ、その結果配
線チャネル間隔を狭くして配線領域の占有面積を減少さ
せ、ｒ−）アレイ等の集積回路の高密度集積化を図るこ
とができる。
ネルに互いに異なる層を用いることができ、その結果配
線チャネル間隔を狭くして配線領域の占有面積を減少さ
せ、ｒ−）アレイ等の集積回路の高密度集積化を図るこ
とができる。
この発明をマスタスライス方式のダートアレイに適用し
た一実施例を、第１図に対応させて第２図に示す。（、
）が模式的平面図であり、（ｂ）。
た一実施例を、第１図に対応させて第２図に示す。（、
）が模式的平面図であり、（ｂ）。
（ｃ）がそれぞれ（ａ）のＡ −Ａ’ 、 Ｂ −Ｂ’
断面図である。
断面図である。
２個の論理ブロックアレイ２１１．２１２とその間の配
線領域２２を示しており、配線領域２２が５個の配線チ
ャネルＣ）Ｉ、 −ＣＨ３をもつことは第１図の場合と
同じである。−また第１層配線２３（，２３，、２、・
・・）が論理ブロックの３ 端子をその配列の両側に導出することも第１図と同じで
ある。第１図と異なるのは、配線チャネルＣＨ，〜ＣＨ
，に沿って、各論理グロックから導出された端子間の接
続を行う配線を、第２層配線２４（２４＋ ＋
２ ＋・・・）と第２層配線１ 線２５ （２５（＋ ２５ｔ ｒ・・・）の組合せと
して配設している点である。しかも図から明らかなよう
に＋ ＝ １１第３および第５の配線チャネルＣＩ（、
、ＣＨ３およびＣＨ３を第２層配線２４とし、第２およ
び第４の配線チャネルＣＨ，およびＣＨ。
線領域２２を示しており、配線領域２２が５個の配線チ
ャネルＣ）Ｉ、 −ＣＨ３をもつことは第１図の場合と
同じである。−また第１層配線２３（，２３，、２、・
・・）が論理ブロックの３ 端子をその配列の両側に導出することも第１図と同じで
ある。第１図と異なるのは、配線チャネルＣＨ，〜ＣＨ
，に沿って、各論理グロックから導出された端子間の接
続を行う配線を、第２層配線２４（２４＋ ＋
２ ＋・・・）と第２層配線１ 線２５ （２５（＋ ２５ｔ ｒ・・・）の組合せと
して配設している点である。しかも図から明らかなよう
に＋ ＝ １１第３および第５の配線チャネルＣＩ（、
、ＣＨ３およびＣＨ３を第２層配線２４とし、第２およ
び第４の配線チャネルＣＨ，およびＣＨ。
を第３層配線２５としている。つまり、隣接する配線チ
ャネルを異なる層の配線で構成している。
ャネルを異なる層の配線で構成している。
この実施例によれば、隣接する配線チャネル間の短絡を
考慮する必要がなく、第１図と比較して明らかなように
隣接する配線チャネル間隔をはゾ零にまですることがで
き、従って配線領域２２の面積を従来より大幅に小さく
することができる。
考慮する必要がなく、第１図と比較して明らかなように
隣接する配線チャネル間隔をはゾ零にまですることがで
き、従って配線領域２２の面積を従来より大幅に小さく
することができる。
なお、上記実施例では、第２層および第３層配線を配線
チャネルに走らせるようにしたが、第２層配線を各論理
ブロックからの端子を両側に導出するために用い、第１
層および第３層配線を配線チャネルに走らせるようにし
２てもよい。
チャネルに走らせるようにしたが、第２層配線を各論理
ブロックからの端子を両側に導出するために用い、第１
層および第３層配線を配線チャネルに走らせるようにし
２てもよい。
その場合の配線領域の第２図（ｂ）に対応する部分の断
面構造を示すと第３図体）のようになる。第２層配線３
４ （３４１ｒ ３４２ ＋・・・）が論理ブロック
、からの端子導、出配線であり、第１層配線５ｓｃ３ｓ
、、Ｊ、？２ １・・・）と第３層配線３４（３４，，
３４ｔ 、・・・）が各端子間を接続するように配線ｔ
ヤネルに沿って配設される。
面構造を示すと第３図体）のようになる。第２層配線３
４ （３４１ｒ ３４２ ＋・・・）が論理ブロック
、からの端子導、出配線であり、第１層配線５ｓｃ３ｓ
、、Ｊ、？２ １・・・）と第３層配線３４（３４，，
３４ｔ 、・・・）が各端子間を接続するように配線ｔ
ヤネルに沿って配設される。
この場合、第３図（ｂ）に示すように、第３層配線３５
を第１層配線３３の真上に配設することもでき、このよ
うにすれば配線領域の面積のより一層の縮少が可能とな
る。
を第１層配線３３の真上に配設することもでき、このよ
うにすれば配線領域の面積のより一層の縮少が可能とな
る。
寸だ上記実施例ではｆ−）アレイを説明したが、この発
明はセル領域と分離した配線領域をもつ同様の構造の半
導体集積回路には全て適用できる。
明はセル領域と分離した配線領域をもつ同様の構造の半
導体集積回路には全て適用できる。
第１図は従来のマスタスライス方式のゲートアレイの模
式的構造を示す図、第２図は本発明の一実施例のダート
アレイの模式的構造を示す図、第３図は他の実施例のダ
ートアレイの模式的構造を示す図である。 ２１、．２１．・・・論理ブロックアレイ、２２・・・
配線領域、２３Ｕ２３−．１２３２ ＋・・・）゛・
・・第１層配線、２４ （２４，、２４，、・・・）・
・・第２層配線、２５（２５，，２５２、・・・）・・
・第３層配線、ＣＨ，ＮＣＨ，・・・配線チャネル、３
３（３３、，３３，、・・・）・・・第１層配線、３４
（３４、，３４２、・・・）・・・第２層配線、３５（
３５、，３５２、、・・・）・・・第３層配線。 出願人代理人 弁理士 鈴 江 武 彦第１図
式的構造を示す図、第２図は本発明の一実施例のダート
アレイの模式的構造を示す図、第３図は他の実施例のダ
ートアレイの模式的構造を示す図である。 ２１、．２１．・・・論理ブロックアレイ、２２・・・
配線領域、２３Ｕ２３−．１２３２ ＋・・・）゛・
・・第１層配線、２４ （２４，、２４，、・・・）・
・・第２層配線、２５（２５，，２５２、・・・）・・
・第３層配線、ＣＨ，ＮＣＨ，・・・配線チャネル、３
３（３３、，３３，、・・・）・・・第１層配線、３４
（３４、，３４２、・・・）・・・第２層配線、３５（
３５、，３５２、、・・・）・・・第３層配線。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (4)
- （１） 複数の素子からなる論理ブロックを行列状に
規則的に配列し、各論理ブロック配列の間に複数の配線
チャネルをもつ配線領域を設けた半導体集積回路におい
て、前記配線領域の配線を３層配線構造としたことを特
徴とする半導体集積回路。 - （２）第１層配線は各論理ブロックの端子を論理ブロッ
ク配列の両側に導出するものであり、第２層配線と第３
層配線は第１層配線により論理ブロックから導出された
端子間の接続を行なうものである特許請求の範囲第１項
記載の半導体集積回路。 - （３）論理ブロックの端子間を接続する第２層配線と第
３層配線は複数の配線チャネルに交互に配設されるもの
である特許請求の範囲第２項記載の半導体集積回路。 - （４）第２層配線は各論理ブロックの端子を論理ブロッ
ク配列の両側に導出するものであ）、第１層配線と第３
層配線は第２層配線により論理ブロックから導出された
端子間の接続を行なうものである特許請求の範囲第１項
ｉ己載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19011882A JPS5979549A (ja) | 1982-10-29 | 1982-10-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19011882A JPS5979549A (ja) | 1982-10-29 | 1982-10-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979549A true JPS5979549A (ja) | 1984-05-08 |
Family
ID=16252680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19011882A Pending JPS5979549A (ja) | 1982-10-29 | 1982-10-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979549A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169444A (ja) * | 1986-01-22 | 1987-07-25 | Nec Corp | 集積回路装置 |
| JPH0269977A (ja) * | 1988-09-05 | 1990-03-08 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| US5060045A (en) * | 1988-10-17 | 1991-10-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US5063430A (en) * | 1989-04-27 | 1991-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having standard cells including internal wiring region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778154A (en) * | 1981-04-15 | 1982-05-15 | Hitachi Ltd | Semiconductor device with multilayer channel |
-
1982
- 1982-10-29 JP JP19011882A patent/JPS5979549A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778154A (en) * | 1981-04-15 | 1982-05-15 | Hitachi Ltd | Semiconductor device with multilayer channel |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169444A (ja) * | 1986-01-22 | 1987-07-25 | Nec Corp | 集積回路装置 |
| JPH0269977A (ja) * | 1988-09-05 | 1990-03-08 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| US5060045A (en) * | 1988-10-17 | 1991-10-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US5063430A (en) * | 1989-04-27 | 1991-11-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having standard cells including internal wiring region |
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