JPS62169444A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS62169444A JPS62169444A JP61012376A JP1237686A JPS62169444A JP S62169444 A JPS62169444 A JP S62169444A JP 61012376 A JP61012376 A JP 61012376A JP 1237686 A JP1237686 A JP 1237686A JP S62169444 A JPS62169444 A JP S62169444A
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に関し、特にセル化された機能セ
ル相互の電源配線に関する。
ル相互の電源配線に関する。
従来の集積回路装置の設計方法の一つに、ポリセル方式
とよばれる。高さ一定で幅が論理機能によって異なるセ
ルi層方向に複数個並べ、このような列を複数列設けて
それらを相互に]妻構してLSI論理を構成する方法が
ある。この方式における電源配線の力投方法は、第2図
に示すようにセルの高さが一定であることを利用して、
セル1内の一定の高さ位置に高電位側電源配線2 (V
oo)、低電位側電源配線3(GND)の2本の電源配
線を配置し、それを−列に並べた時に全てのセルのva
n、GND 配線が互いにつながるようにする。この
方式によればセル間の電源配線の接続はセルを列状に配
置するだけで完成し、特別な電源配線の布設処理は不要
であるので、自動設計にも十分に適合させることができ
るものである。
とよばれる。高さ一定で幅が論理機能によって異なるセ
ルi層方向に複数個並べ、このような列を複数列設けて
それらを相互に]妻構してLSI論理を構成する方法が
ある。この方式における電源配線の力投方法は、第2図
に示すようにセルの高さが一定であることを利用して、
セル1内の一定の高さ位置に高電位側電源配線2 (V
oo)、低電位側電源配線3(GND)の2本の電源配
線を配置し、それを−列に並べた時に全てのセルのva
n、GND 配線が互いにつながるようにする。この
方式によればセル間の電源配線の接続はセルを列状に配
置するだけで完成し、特別な電源配線の布設処理は不要
であるので、自動設計にも十分に適合させることができ
るものである。
しかしながら上述したポリセル方式の集積回路装置では
、かかる高さ一定のセルだけでなく、任意の高さのセル
、特にマクロセルと呼ばれる幅も高さも通常大きなセル
がそこに同時に含まれると、上述した電源配線の布設ル
ールがポリセル部分とマクロセル部分との境界が成立し
なくなってしまう。この、マクロセル部分の電源配線と
ポリセル部分の電源配線との接続は、それが入手によっ
て行われる場合には種々のケースバイケースの対応が可
能であり、通常さしたる問題は生じないが、自動設計で
接続処理を完成させることは不可能であるという欠点が
あった。
、かかる高さ一定のセルだけでなく、任意の高さのセル
、特にマクロセルと呼ばれる幅も高さも通常大きなセル
がそこに同時に含まれると、上述した電源配線の布設ル
ールがポリセル部分とマクロセル部分との境界が成立し
なくなってしまう。この、マクロセル部分の電源配線と
ポリセル部分の電源配線との接続は、それが入手によっ
て行われる場合には種々のケースバイケースの対応が可
能であり、通常さしたる問題は生じないが、自動設計で
接続処理を完成させることは不可能であるという欠点が
あった。
本発明はX方向またはY方向の少くとも一方の大きさが
互いに整数倍でない複数の機能セルと、少くとも2層の
配線からなりX方向及びY方向に延在する電源配線層と
を有する集積回路装置において、機能セルと機能セルと
の境界部に設けられた電源配線と直交する電源配線と接
続する手段とを有することを%敵とする。
互いに整数倍でない複数の機能セルと、少くとも2層の
配線からなりX方向及びY方向に延在する電源配線層と
を有する集積回路装置において、機能セルと機能セルと
の境界部に設けられた電源配線と直交する電源配線と接
続する手段とを有することを%敵とする。
本発明によれば、機能ブロックと機能ブロックの境界部
に、布設されたtg配線に各機能ブロック内の電源配線
を延長して接続することにより、機能ブロック相互の電
源配線と互いに接続することが可能になる。
に、布設されたtg配線に各機能ブロック内の電源配線
を延長して接続することにより、機能ブロック相互の電
源配線と互いに接続することが可能になる。
以下、本発明を実施例にて説明する。
第1図は、本発明の一実施例であり、上述したポリセル
方式の機能セル列の一部にマクロセルをはめ込んだチッ
プレイアウトの一部を、電源配線のみを抽出し、かつそ
れぞれの電源配線を点線及び実線で示したものである。
方式の機能セル列の一部にマクロセルをはめ込んだチッ
プレイアウトの一部を、電源配線のみを抽出し、かつそ
れぞれの電源配線を点線及び実線で示したものである。
ここに於て斜縁を付した部分にマクロセルが存在し、そ
れ以外の領域には第2図に示すポリセルが配列されてい
る。特に第1図に示す実晦例に於ては、マクロセルの外
周をとり囲む2本の1源配線を除いて斜線領域内にある
電源配線はマクロセルに固定された電源配線である。
れ以外の領域には第2図に示すポリセルが配列されてい
る。特に第1図に示す実晦例に於ては、マクロセルの外
周をとり囲む2本の1源配線を除いて斜線領域内にある
電源配線はマクロセルに固定された電源配線である。
第1図から明らかなように、ポリセル部10のに源配線
とマク賞セル部9のIEIX配線とは、その境界部に布
設された電源配線の方に延長させろことで必ず境界部電
源配線と遭遇するので、その位置で相互接続を果たすこ
とができる。特にポリセル部のセル列間距離が異なって
いても本接続ルールは妨げられることがない。そしてか
がる接続ルールは、十分に自動設計処理化することが可
能である。
とマク賞セル部9のIEIX配線とは、その境界部に布
設された電源配線の方に延長させろことで必ず境界部電
源配線と遭遇するので、その位置で相互接続を果たすこ
とができる。特にポリセル部のセル列間距離が異なって
いても本接続ルールは妨げられることがない。そしてか
がる接続ルールは、十分に自動設計処理化することが可
能である。
以上では、マクロセルの外周をとり囲む2本の電源配線
を布設する場合を述べたが、この2本のIE@配線はマ
クロセルに固定の電源配線であってもよい。この場合、
この2本の電源配線を布設する作業が省けるのでなお自
動化に好都合となる。
を布設する場合を述べたが、この2本のIE@配線はマ
クロセルに固定の電源配線であってもよい。この場合、
この2本の電源配線を布設する作業が省けるのでなお自
動化に好都合となる。
一方、マクロセル内に固定の配線と、ポリセル部に固定
の配線とを延長するとき、異電位のものが相位にぶつか
ることがありうる。第3図はかかる場合の対応方法を2
通り示したもので、第3図(A)は丸で囲まれた内部で
マクロセル領域9内の第1層GND配線2を境界部′w
L源配線f) $ 23HGND配線6に接続したが、
ポリセル領域10から延在する第工層VDD配線3にぶ
つかるため、境界部電源配線に第2層GND 配線7
を追加布設し、それと、マクロセル領域内の第1層GN
D 配線2とを接続したものである。尚、第2層GN
D 配線7と6とは他の個所で接続しておく。第3図
(A)に示す手段により、原理上、あらゆる場合につい
て第1層配線を曲折しないで境界部に布設された第2層
配線に接続することが可能になり、設計自動化をより完
成し易くなる。これに対し第3図(B)は丸で囲まれた
部分で生ずる同様の事情を、ポリセル領域側から延長す
る第1層VDD 配線8を同図上の方向に持ちあげて
からM2層VDD 配線5に接続することにより解消
している。第3図(B)の手段は、(A)に示した手段
よりも少ないスペースで異電位配線のぶつかりを解消で
きる反面、配線の曲折という、自動処理にとってやや高
度の内容を含む点で(A)よりも自動化は難しい。
の配線とを延長するとき、異電位のものが相位にぶつか
ることがありうる。第3図はかかる場合の対応方法を2
通り示したもので、第3図(A)は丸で囲まれた内部で
マクロセル領域9内の第1層GND配線2を境界部′w
L源配線f) $ 23HGND配線6に接続したが、
ポリセル領域10から延在する第工層VDD配線3にぶ
つかるため、境界部電源配線に第2層GND 配線7
を追加布設し、それと、マクロセル領域内の第1層GN
D 配線2とを接続したものである。尚、第2層GN
D 配線7と6とは他の個所で接続しておく。第3図
(A)に示す手段により、原理上、あらゆる場合につい
て第1層配線を曲折しないで境界部に布設された第2層
配線に接続することが可能になり、設計自動化をより完
成し易くなる。これに対し第3図(B)は丸で囲まれた
部分で生ずる同様の事情を、ポリセル領域側から延長す
る第1層VDD 配線8を同図上の方向に持ちあげて
からM2層VDD 配線5に接続することにより解消
している。第3図(B)の手段は、(A)に示した手段
よりも少ないスペースで異電位配線のぶつかりを解消で
きる反面、配線の曲折という、自動処理にとってやや高
度の内容を含む点で(A)よりも自動化は難しい。
尚、第3図(A)に示す第2層配線7は、既に述べたマ
クロセル外周の2本の配線と同様、マクロセルに固定の
バタンとしてもよい。
クロセル外周の2本の配線と同様、マクロセルに固定の
バタンとしてもよい。
一方、ポリセルのみによる場合の本発明の他の実施例を
第4図に示す。同図の丸で囲まれた領域は、配線チャン
ネルの所要量の違いにより、列状のポリセルを部分的l
こ列lこ直交する方向にスリップさせた結果生じるポリ
セル列の不連続部分を示す。この不連続部分、丁なわち
、ポリセルとポリセルとの境界領域に本発明を適用し、
第2層vDD配線11と、第2層GND 配線12と
を布設してそれに、両側のポリセル上@1層VDD
配線3、第1層GND 配線4を接続丁れば6不連続
なポリセル列であフても電源配線を相互につなぐことが
可能となる。この処理もまた自動設計において難しいも
のではない。
第4図に示す。同図の丸で囲まれた領域は、配線チャン
ネルの所要量の違いにより、列状のポリセルを部分的l
こ列lこ直交する方向にスリップさせた結果生じるポリ
セル列の不連続部分を示す。この不連続部分、丁なわち
、ポリセルとポリセルとの境界領域に本発明を適用し、
第2層vDD配線11と、第2層GND 配線12と
を布設してそれに、両側のポリセル上@1層VDD
配線3、第1層GND 配線4を接続丁れば6不連続
なポリセル列であフても電源配線を相互につなぐことが
可能となる。この処理もまた自動設計において難しいも
のではない。
以上に述べたように本発明によれば、マクロセルとポリ
セルの2つの領域の電源配線を簡単なルールで相互に接
続することが可能になり、また簡単なルールの故に設計
自動化にも容易に適合させることができるという効果が
ある。
セルの2つの領域の電源配線を簡単なルールで相互に接
続することが可能になり、また簡単なルールの故に設計
自動化にも容易に適合させることができるという効果が
ある。
第1図及び第3図は本発明をマクロセルとポリセルの境
界部分に適用した実施例を示す図、第4図は本発明の他
の実施例でありポリセル列の不連続部分に本発明を適用
した例を示す図、第2図は従来のポリセル上の電源配線
布設方法を示す図である。 代理人 弁理士 内 原 晋 2.4:牛1唐θ〜Dt亡爪 5:牟2層VDD配へ 6 −帛2ノ’If(rND ’Vk7C(’$、?、
マクロセル頓城 /θ、ホ゛ソセル復城。 第 l 凹 / セル 2 亮電位側電5は罠漿DD) 3 イψ!昭立イ!1電5吋?f昶=(り中((6,
〜′D]羊2 図 (A) q〜 5:年2層’JDD究珠 6・秦27含OND電線 7゛追広たKtJF;2層Q〜D薙碌 8: −虐p噛台才〒し旧鍔シIIFVDv官て援序と
茅、3 図 3 ;第1漕VDD配線 4:箒1層6ND配歳 5、/l−第2層VDD詭 6.12:第2yArcrNO配\東 /6:ボり乞ルづI戎′ 牟4 匿
界部分に適用した実施例を示す図、第4図は本発明の他
の実施例でありポリセル列の不連続部分に本発明を適用
した例を示す図、第2図は従来のポリセル上の電源配線
布設方法を示す図である。 代理人 弁理士 内 原 晋 2.4:牛1唐θ〜Dt亡爪 5:牟2層VDD配へ 6 −帛2ノ’If(rND ’Vk7C(’$、?、
マクロセル頓城 /θ、ホ゛ソセル復城。 第 l 凹 / セル 2 亮電位側電5は罠漿DD) 3 イψ!昭立イ!1電5吋?f昶=(り中((6,
〜′D]羊2 図 (A) q〜 5:年2層’JDD究珠 6・秦27含OND電線 7゛追広たKtJF;2層Q〜D薙碌 8: −虐p噛台才〒し旧鍔シIIFVDv官て援序と
茅、3 図 3 ;第1漕VDD配線 4:箒1層6ND配歳 5、/l−第2層VDD詭 6.12:第2yArcrNO配\東 /6:ボり乞ルづI戎′ 牟4 匿
Claims (2)
- (1)X方向またはY方向の少くとも一方の大きさが互
いに整数倍でない複数の機能セルと、少くとも2倍の配
線層からなりX方向及びY方向に延在する電源配線層を
とを有する集積回路装置において、 機能セルと機能セルとの境界部に設けられた電源配線と
、該電源配線と直交する電源配線とを接続する手段とを
有することを特徴とする集積回路装置。 - (2)機能セルと機能セルとの境界部に設けられた電源
配線は、互いに隣接する機能セルの少くとも一方の機能
セルに固定された電源配線であることを特徴とする特許
請求の範囲第(1)項に記載の集積回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61012376A JPH0785490B2 (ja) | 1986-01-22 | 1986-01-22 | 集積回路装置 |
EP87100819A EP0231821B1 (en) | 1986-01-22 | 1987-01-21 | A semiconductor integrated circuit having wirings for power supply |
DE3751607T DE3751607T2 (de) | 1986-01-22 | 1987-01-21 | Stromversorgungsleitungen in einer integrierten Halbleiterschaltung. |
US07/006,502 US4833520A (en) | 1986-01-22 | 1987-01-21 | Semiconductor integrated circuit having wirings for power supply suited for computer-aided-design |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61012376A JPH0785490B2 (ja) | 1986-01-22 | 1986-01-22 | 集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62169444A true JPS62169444A (ja) | 1987-07-25 |
JPH0785490B2 JPH0785490B2 (ja) | 1995-09-13 |
Family
ID=11803549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61012376A Expired - Lifetime JPH0785490B2 (ja) | 1986-01-22 | 1986-01-22 | 集積回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4833520A (ja) |
EP (1) | EP0231821B1 (ja) |
JP (1) | JPH0785490B2 (ja) |
DE (1) | DE3751607T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH0282552A (ja) * | 1988-09-19 | 1990-03-23 | Fujitsu Ltd | 半導体集積回路 |
US6359551B1 (en) | 1998-06-30 | 2002-03-19 | Yoshimitsu Suda | Indication device |
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EP0387812A3 (en) * | 1989-03-14 | 1992-08-05 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
JP2917434B2 (ja) * | 1989-09-08 | 1999-07-12 | セイコーエプソン株式会社 | マスタースライス集積回路装置 |
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WO2019121730A1 (en) | 2017-12-18 | 2019-06-27 | Borealis Ag | A polyethylene with a low mfr and with a high vinyl content |
KR20200100737A (ko) | 2017-12-18 | 2020-08-26 | 보레알리스 아게 | 산화방지제를 갖는 가교결합성 조성물 및 메탄 형성 및 제품 |
CN111491954B (zh) | 2017-12-18 | 2023-08-01 | 博里利斯股份公司 | 具有高乙烯基含量和低mfr的聚乙烯 |
FI3729472T3 (fi) | 2017-12-18 | 2024-03-15 | Borealis Ag | Kaapeli, joka on valmistettu silloitettavasta koostumuksesta ilman antioksidanttia ja hyödyllisen metaaninmuodostuksen kera |
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