JPH0653318A - トランジスタ配置方法 - Google Patents
トランジスタ配置方法Info
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- JPH0653318A JPH0653318A JP22455192A JP22455192A JPH0653318A JP H0653318 A JPH0653318 A JP H0653318A JP 22455192 A JP22455192 A JP 22455192A JP 22455192 A JP22455192 A JP 22455192A JP H0653318 A JPH0653318 A JP H0653318A
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- Japan
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩのレイアウト設計において、デットス
ペースを削減して高集積なレイアウトが得られるトラン
ジスタ配置を自動で生成する。 【構成】 ＬＳＩのレイアウトにおいて、Ｐチャネル及
びＮチャネルトランジスタ１１，１２を分割することに
よりゲート幅を短縮する処理（図２(b) ）と、拡散島を
９０度回転する処理（図２(c) ）と、電源線１５，グラ
ンド線１６と拡散領域１４を重ねる処理（図２(d) ）と
のいずれか１つ、およびこれらの処理を行った場合の予
想面積を算出しその面積が最小になる処理を選択して行
う。これにより、高集積なレイアウトを生成するトラン
ジスタ配置が短時間で自動で得られる。さらに、マクロ
セルを構成するリーフセルレイアウトにおいてデットス
ペースを削減できるので、高集積度が実現できる。
ペースを削減して高集積なレイアウトが得られるトラン
ジスタ配置を自動で生成する。 【構成】 ＬＳＩのレイアウトにおいて、Ｐチャネル及
びＮチャネルトランジスタ１１，１２を分割することに
よりゲート幅を短縮する処理（図２(b) ）と、拡散島を
９０度回転する処理（図２(c) ）と、電源線１５，グラ
ンド線１６と拡散領域１４を重ねる処理（図２(d) ）と
のいずれか１つ、およびこれらの処理を行った場合の予
想面積を算出しその面積が最小になる処理を選択して行
う。これにより、高集積なレイアウトを生成するトラン
ジスタ配置が短時間で自動で得られる。さらに、マクロ
セルを構成するリーフセルレイアウトにおいてデットス
ペースを削減できるので、高集積度が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩのレイアウト設
計において高集積なパタンが得られるトランジスタの配
置位置を決定する方法に関するものである。
計において高集積なパタンが得られるトランジスタの配
置位置を決定する方法に関するものである。
【０００２】
【従来の技術】従来のレイアウト手法について説明す
る。ＬＳＩのレイアウト方式には、スタンダードセル，
ゲートアレー，マクロセルの各方式がある。このスタン
ダードセル方式は予め高さを一定にしたセルを設計して
おき、それを列状に組み上げるレイアウトである。ゲー
トアレー方式は、予め下地のトランジスタを並べてお
き、配線によってレイアウトを行う方式である。
る。ＬＳＩのレイアウト方式には、スタンダードセル，
ゲートアレー，マクロセルの各方式がある。このスタン
ダードセル方式は予め高さを一定にしたセルを設計して
おき、それを列状に組み上げるレイアウトである。ゲー
トアレー方式は、予め下地のトランジスタを並べてお
き、配線によってレイアウトを行う方式である。
【０００３】またマクロセル方式は、トランジスタを高
密度にレイアウトしたリーフセルを組み上げることで、
マクロセルを構成する方式である。この場合、スタンダ
ードセル，ゲートアレー方式の方が設計時間は短いが、
高集積化，高性能化のためには機能ブロックごとにマク
ロセル方式を使用することが多い。
密度にレイアウトしたリーフセルを組み上げることで、
マクロセルを構成する方式である。この場合、スタンダ
ードセル，ゲートアレー方式の方が設計時間は短いが、
高集積化，高性能化のためには機能ブロックごとにマク
ロセル方式を使用することが多い。
【０００４】リーフセルのレイアウト方式はＣＭＯＳの
場合、ゲートマトリックス方式（トランジスタをマトリ
ックス状に配置）とペアトランジスタ方式（Ｎチャネル
とＰチャネルトランジスタを組にしたものを１次元的に
配置する）とがある。
場合、ゲートマトリックス方式（トランジスタをマトリ
ックス状に配置）とペアトランジスタ方式（Ｎチャネル
とＰチャネルトランジスタを組にしたものを１次元的に
配置する）とがある。
【０００５】このゲートマトリックス方式のレイアウト
図を図６に示す（文献１．N.H.E.Weste and K.Eshraghi
an, "Principles of CMOS VLSL Design", Addison-Wesl
ey Publishing Company,1985）。この方式は、図６に示
すように、Ｐチャネルトランジスタ部１１とＮチャネル
トランジスタ部１２にレイアウト領域が分けられてお
り、拡散領域，ポリシリコン領域が伸び、回路性能劣化
が大きくなるという欠点がある。なお、図６中符号１５
は電源（ＶDD）線、１６はグランド（ＧＮＤ）線を示
し、×印で表す符号２１はコンタクトホール、２２は各
々の配線を示す。
図を図６に示す（文献１．N.H.E.Weste and K.Eshraghi
an, "Principles of CMOS VLSL Design", Addison-Wesl
ey Publishing Company,1985）。この方式は、図６に示
すように、Ｐチャネルトランジスタ部１１とＮチャネル
トランジスタ部１２にレイアウト領域が分けられてお
り、拡散領域，ポリシリコン領域が伸び、回路性能劣化
が大きくなるという欠点がある。なお、図６中符号１５
は電源（ＶDD）線、１６はグランド（ＧＮＤ）線を示
し、×印で表す符号２１はコンタクトホール、２２は各
々の配線を示す。
【０００６】これに対して、ペアトランジスタ方式で
は、ＰチャネルトランジスタとＮチャネルトランジスタ
の拡散領域をできる限り共通化して上下２段に一次元的
に配置している。そのためポリシリコン，拡散領域が伸
びず、高品質，高性能なパタンが得られる。このような
理由から現在、ペアトランジスタ方式がレイアウト設計
の主流を占めている。
は、ＰチャネルトランジスタとＮチャネルトランジスタ
の拡散領域をできる限り共通化して上下２段に一次元的
に配置している。そのためポリシリコン，拡散領域が伸
びず、高品質，高性能なパタンが得られる。このような
理由から現在、ペアトランジスタ方式がレイアウト設計
の主流を占めている。
【０００７】ペアトランジスタ方式のレイアウトでは、
Ｐ，Ｎチャネルトランジスタの組を１段に限定して、そ
れを積み重ねていくものが数多く発表されている（文献
２．Y.Shiraishi and J.Sakemi and M.Kutsuwada and
A.Tsukizoe and S.Satoh, "AHigh Packing Density Mod
ule Generator of CMOS Logic Cells", Proc. of 25th
DAC,pp.439-444,1988）。
Ｐ，Ｎチャネルトランジスタの組を１段に限定して、そ
れを積み重ねていくものが数多く発表されている（文献
２．Y.Shiraishi and J.Sakemi and M.Kutsuwada and
A.Tsukizoe and S.Satoh, "AHigh Packing Density Mod
ule Generator of CMOS Logic Cells", Proc. of 25th
DAC,pp.439-444,1988）。
【０００８】しかし、１段に限定するのではマクロセル
を構成するリーフセルを設計する場合に問題が生じる。
例えば、リーフセル形状のアスペクト比（縦横比）を調
整して、高密度のマクロセルを構成することができな
い。
を構成するリーフセルを設計する場合に問題が生じる。
例えば、リーフセル形状のアスペクト比（縦横比）を調
整して、高密度のマクロセルを構成することができな
い。
【０００９】一方、多段のレイアウトを採用していて
も、レイアウト自動化を容易にするため、スタンダード
セル方式のレイアウトを踏襲しているものが多い（文献
３．K.Tani and K.Izumi and M.Kashimura and T.Matsu
da and T.Fujii,"Two-Dimensional Layout Synthesis f
or Large-Scale CMOS Circuits", Proc. of ICCAD, pp.
490-493, 1991）。
も、レイアウト自動化を容易にするため、スタンダード
セル方式のレイアウトを踏襲しているものが多い（文献
３．K.Tani and K.Izumi and M.Kashimura and T.Matsu
da and T.Fujii,"Two-Dimensional Layout Synthesis f
or Large-Scale CMOS Circuits", Proc. of ICCAD, pp.
490-493, 1991）。
【００１０】人手設計でレイアウトを行う場合は、スタ
ンダードセル方式を採用せず、自由に配置配線し高密度
化も可能である。しかし、その方式のレイアウト自動化
は設計者の思考，経験をアルゴリズム化する必要があり
困難である。
ンダードセル方式を採用せず、自由に配置配線し高密度
化も可能である。しかし、その方式のレイアウト自動化
は設計者の思考，経験をアルゴリズム化する必要があり
困難である。
【００１１】これらの理由で、レイアウト自動生成の対
象となるレイアウト方式は、図７のようなものに限定さ
れている。図７において、トランジスタはゲート１３の
向きを垂直に揃えて配置する。そして、Ｐチャネルおよ
びＮチャネルトランジスタ１１，１２を上下にペアとし
て並べて隣接する等電位の拡散領域は共通化して１つの
領域とし、これをブロック１７と呼ぶ（図７(a) ）。１
つ以上のブロックは列状に配置されブロック列１８を構
成し（図７(b) ）、このブロック列を１段以上並べて全
体のレイアウトを構成する。なお、電源線１５，グラン
ド線１６はこれらのブロック列を挟むように上下端に配
置される。
象となるレイアウト方式は、図７のようなものに限定さ
れている。図７において、トランジスタはゲート１３の
向きを垂直に揃えて配置する。そして、Ｐチャネルおよ
びＮチャネルトランジスタ１１，１２を上下にペアとし
て並べて隣接する等電位の拡散領域は共通化して１つの
領域とし、これをブロック１７と呼ぶ（図７(a) ）。１
つ以上のブロックは列状に配置されブロック列１８を構
成し（図７(b) ）、このブロック列を１段以上並べて全
体のレイアウトを構成する。なお、電源線１５，グラン
ド線１６はこれらのブロック列を挟むように上下端に配
置される。
【００１２】
【発明が解決しようとする課題】従来のレイアウト手法
では、ゲート幅の異なるトランジスタの配置，ブロック
列の不釣合から、ある列について、その列内のブロック
の幅の合計よりそのブロック列の幅が大きい場合は、図
７(a) のようなデットスペース（無駄な領域）ＤＳが生
じて集積度を低下させるという課題があった。
では、ゲート幅の異なるトランジスタの配置，ブロック
列の不釣合から、ある列について、その列内のブロック
の幅の合計よりそのブロック列の幅が大きい場合は、図
７(a) のようなデットスペース（無駄な領域）ＤＳが生
じて集積度を低下させるという課題があった。
【００１３】本発明は以上の点に鑑み、このような課題
を解決するためになされたもので、その目的は、ＬＳＩ
のレイアウト設計において、これらのデットスペースを
削減して高集積なレイアウトが得られるトランジスタ配
置を自動で生成する方法を提供することにある。
を解決するためになされたもので、その目的は、ＬＳＩ
のレイアウト設計において、これらのデットスペースを
削減して高集積なレイアウトが得られるトランジスタ配
置を自動で生成する方法を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め本発明は、ＬＳＩのレイアウトにおける拡散領域内ト
ランジスタの配置法において、トランジスタを分割する
ことによりゲート幅を短縮する処理と、拡散島を９０度
回転する処理と、電源線，グランド線と拡散領域を重ね
る処理とのいずれか１つ、およびこれらの処理を行った
場合の予想面積を算出しその面積が最小になる処理を選
択して行うものである。
め本発明は、ＬＳＩのレイアウトにおける拡散領域内ト
ランジスタの配置法において、トランジスタを分割する
ことによりゲート幅を短縮する処理と、拡散島を９０度
回転する処理と、電源線，グランド線と拡散領域を重ね
る処理とのいずれか１つ、およびこれらの処理を行った
場合の予想面積を算出しその面積が最小になる処理を選
択して行うものである。
【００１５】
【作用】したがって本発明においては、面積を縮小する
ための３つの個別の処理と、その処理を実施した時の面
積の見積りに基づき最良のレイアウトを選択する処理を
行うことにより、デットスペースを削減して高集積なレ
イアウトが得られるトランジスタ配置を自動で生成する
ことができる。
ための３つの個別の処理と、その処理を実施した時の面
積の見積りに基づき最良のレイアウトを選択する処理を
行うことにより、デットスペースを削減して高集積なレ
イアウトが得られるトランジスタ配置を自動で生成する
ことができる。
【００１６】
【実施例】次に、本発明の実施例を説明する前に本発明
の原理について図１，図２を参照して説明する。図１は
本発明において対象にしているレイアウト方式で、従来
のペアトランジスタ方式（図７参照）のモデルを拡張し
てトランジスタ１１，１２の９０度回転、電源線および
グランド線と拡散領域が重なることを許している。な
お、図１において図７と同一または相当部分は同一符号
を付記してある。
の原理について図１，図２を参照して説明する。図１は
本発明において対象にしているレイアウト方式で、従来
のペアトランジスタ方式（図７参照）のモデルを拡張し
てトランジスタ１１，１２の９０度回転、電源線および
グランド線と拡散領域が重なることを許している。な
お、図１において図７と同一または相当部分は同一符号
を付記してある。
【００１７】図２は本発明の原理説明図であり、本発明
は、図２(b)〜(d)に示すように個別の面積改善の処理
(1)〜(3)を行う。 (1)トランジスタを分割することによりゲート幅を小さ
くする処理 例えば図２(a) に示すチャネル幅ｈp（ｈn）のトランジ
スタ１１（１２）を図２(b) に示すように、チャネル幅
ｈp／２（ｈn／２）のトランジスタ２個に並列化する。
これによりブロック１７の横幅は増えるが、ブロック列
の横幅が、ブロックのトランジスタ分割後の横幅の合計
より大きい時はパタン面積が減少する。
は、図２(b)〜(d)に示すように個別の面積改善の処理
(1)〜(3)を行う。 (1)トランジスタを分割することによりゲート幅を小さ
くする処理 例えば図２(a) に示すチャネル幅ｈp（ｈn）のトランジ
スタ１１（１２）を図２(b) に示すように、チャネル幅
ｈp／２（ｈn／２）のトランジスタ２個に並列化する。
これによりブロック１７の横幅は増えるが、ブロック列
の横幅が、ブロックのトランジスタ分割後の横幅の合計
より大きい時はパタン面積が減少する。
【００１８】(2)ブロックを９０度回転する処理 ブロック１７の横幅より高さが大きく、ブロック列の横
幅が、ブロックの高さより大きい時はブロックの９０度
回転によりパタン面積は減少する（図２(c) 参照）。
幅が、ブロックの高さより大きい時はブロックの９０度
回転によりパタン面積は減少する（図２(c) 参照）。
【００１９】(3)電源線，グランド配線と拡散領域を重
ねる処理 拡散コンタクト，およびサブストレートコンタクトを配
置できる範囲内であれば、電源線１５およびグランド配
線１６を拡散島１４と重ねた方が面積が縮小される（図
２(d)参照）。
ねる処理 拡散コンタクト，およびサブストレートコンタクトを配
置できる範囲内であれば、電源線１５およびグランド配
線１６を拡散島１４と重ねた方が面積が縮小される（図
２(d)参照）。
【００２０】次に各ブロック列において自動選択の処理
過程を以下のように行う。 〔ステップ１〕従来のスタンダードセル方式に従ってト
ランジスタを配置する。Ｎ←０． 〔ステップ２〕Ｎ←Ｎ＋１．とする。Ｎが最終列を越え
た場合は終了、そうでなければ改善対象を第Ｎセル段と
する。
過程を以下のように行う。 〔ステップ１〕従来のスタンダードセル方式に従ってト
ランジスタを配置する。Ｎ←０． 〔ステップ２〕Ｎ←Ｎ＋１．とする。Ｎが最終列を越え
た場合は終了、そうでなければ改善対象を第Ｎセル段と
する。
【００２１】〔ステップ３〕現在のセルの面積をＳ０＝
ＲＯＹＣ×ＲＯＸＣとする（図４参照）。ただしＲＯＸ
Ｃ，ＲＯＹＣは現在のセルの各横幅を表す。これに対し
て、(1) ゲート幅が回路性能的に小さくなり過ぎない範
囲内でトランジスタを並列化して、ゲート幅を分割した
ときの面積見積りをＳ１＝（ＲＯＹＣ−ｈn／２−ｈp／
２）×Ｘm、(2)ブロックを９０度回転した時の面積見積
りをＳ２＝（ＲＯＹＣ−ｈ＋ｗ）×Ｘm、(3)拡散コンタ
クト，サブストレートコンタクトが配置できるという条
件下で電源線，グランド配線と拡散領域を重ねたときの
面積見積りをＳ３＝（ＲＯＹＣ−ｕ×２）×Ｘm とす
る。ただしｈ，ｗはセルの各横幅、ｕは拡散領域１４上
の電源線１５，グランド線１６の重なる部分の横幅、Ｘ
m はパタンの最大横幅を示す。
ＲＯＹＣ×ＲＯＸＣとする（図４参照）。ただしＲＯＸ
Ｃ，ＲＯＹＣは現在のセルの各横幅を表す。これに対し
て、(1) ゲート幅が回路性能的に小さくなり過ぎない範
囲内でトランジスタを並列化して、ゲート幅を分割した
ときの面積見積りをＳ１＝（ＲＯＹＣ−ｈn／２−ｈp／
２）×Ｘm、(2)ブロックを９０度回転した時の面積見積
りをＳ２＝（ＲＯＹＣ−ｈ＋ｗ）×Ｘm、(3)拡散コンタ
クト，サブストレートコンタクトが配置できるという条
件下で電源線，グランド配線と拡散領域を重ねたときの
面積見積りをＳ３＝（ＲＯＹＣ−ｕ×２）×Ｘm とす
る。ただしｈ，ｗはセルの各横幅、ｕは拡散領域１４上
の電源線１５，グランド線１６の重なる部分の横幅、Ｘ
m はパタンの最大横幅を示す。
【００２２】〔ステップ４〕この見積られた面積Ｓ１〜
Ｓ３の中で、Ｓ１が最小でありしかも元の面積Ｓ０より
小さいならば、トランジスタを並列に分割して（図２
(b) 参照）、〔ステップ３〕の処理に行く。この時、
〔ステップ３〕に行くのは、トランジスタの並列分割を
やりつくすまで分割を進めるためである。
Ｓ３の中で、Ｓ１が最小でありしかも元の面積Ｓ０より
小さいならば、トランジスタを並列に分割して（図２
(b) 参照）、〔ステップ３〕の処理に行く。この時、
〔ステップ３〕に行くのは、トランジスタの並列分割を
やりつくすまで分割を進めるためである。
【００２３】〔ステップ５〕この見積られた面積Ｓ１〜
Ｓ３の中で、Ｓ２が最小でありしかも元の面積Ｓ０より
小さいならば、ブロックを９０度回転する（図２(c)参
照）。そして〔ステップ２〕の処理に行く。 〔ステップ６〕この見積られた面積Ｓ１〜Ｓ３の中で、
Ｓ３が最小でありしかも元のＳ０より小さいならば、電
源線，グランド配線と拡散領域を重ねる（図２(d)参
照）。 〔ステップ７〕〔ステップ２〕の処理に行く。
Ｓ３の中で、Ｓ２が最小でありしかも元の面積Ｓ０より
小さいならば、ブロックを９０度回転する（図２(c)参
照）。そして〔ステップ２〕の処理に行く。 〔ステップ６〕この見積られた面積Ｓ１〜Ｓ３の中で、
Ｓ３が最小でありしかも元のＳ０より小さいならば、電
源線，グランド配線と拡散領域を重ねる（図２(d)参
照）。 〔ステップ７〕〔ステップ２〕の処理に行く。
【００２４】このように本発明は、ＬＳＩのレイアウト
においてトランジスタを分割することによりゲート幅を
短縮する処理(1)と、拡散島を９０度回転する処理(2)
と、電源線，グランド線と拡散領域を重ねる処理(3) と
のいずれか１つ、およびこれらの処理を行った場合の予
想面積を算出しその面積が最小になる処理を選択して行
うことにより、デットスペースを削減して高集積なレイ
アウトが得られるトランジスタ配置を自動で生成するこ
とが可能になる。
においてトランジスタを分割することによりゲート幅を
短縮する処理(1)と、拡散島を９０度回転する処理(2)
と、電源線，グランド線と拡散領域を重ねる処理(3) と
のいずれか１つ、およびこれらの処理を行った場合の予
想面積を算出しその面積が最小になる処理を選択して行
うことにより、デットスペースを削減して高集積なレイ
アウトが得られるトランジスタ配置を自動で生成するこ
とが可能になる。
【００２５】次に本発明の実施例を従来例と対比して説
明する。 実施例１ 本実施例において、前述したように面積を縮小するため
の３つの個別の処理を適用して得られたパタンを図３に
示す。対象はセレクタのリーフセルでセル列を２段で配
置している。デザインルールは０．５μｍルールであ
る。自動選択処理によって、１段目のブロック列はブロ
ックの９０度回転の処理、２段目は電源線，グランド配
線と拡散領域を重ねる処理が選択されている。そして、
配線は全て３層迷路法で行っている。その結果、従来の
手法で得られたパタン図である図５に比較して面積を２
５パーセント削減することができた。
明する。 実施例１ 本実施例において、前述したように面積を縮小するため
の３つの個別の処理を適用して得られたパタンを図３に
示す。対象はセレクタのリーフセルでセル列を２段で配
置している。デザインルールは０．５μｍルールであ
る。自動選択処理によって、１段目のブロック列はブロ
ックの９０度回転の処理、２段目は電源線，グランド配
線と拡散領域を重ねる処理が選択されている。そして、
配線は全て３層迷路法で行っている。その結果、従来の
手法で得られたパタン図である図５に比較して面積を２
５パーセント削減することができた。
【００２６】実施例２ 本実施例は、同じリーフセルに対して、実施例１と同じ
条件下で、自動選択処理を行わずに１段目ブロック列の
トランジスタの並列化，グランド配線と拡散領域を重ね
る処理を行った例を図４に示す。この例でも、従来のパ
タン図である図５に比べて面積が２０パーセント削減さ
れているが、自動選択処理を使った実施例１よりは面積
が５パーセント大きい。実施例１は実施例２に比べて自
動選択処理により、より面積が小さい結果が得られてい
る。
条件下で、自動選択処理を行わずに１段目ブロック列の
トランジスタの並列化，グランド配線と拡散領域を重ね
る処理を行った例を図４に示す。この例でも、従来のパ
タン図である図５に比べて面積が２０パーセント削減さ
れているが、自動選択処理を使った実施例１よりは面積
が５パーセント大きい。実施例１は実施例２に比べて自
動選択処理により、より面積が小さい結果が得られてい
る。
【００２７】
【発明の効果】以上説明したように本発明のトランジス
タ配置方法によれば、面積を縮小するための３つの個別
の処理と、その処理を実施した時の面積の見積りに基づ
き最良のレイアウトを選択する処理を用いることによ
り、高集積なレイアウトを生成するトランジスタ配置が
短時間で自動で得られるという利点がある。さらに、マ
クロセルを構成するリーフセルレイアウトにおいてデッ
トスペースを削減できるので、高集積度が実現でき、設
計時間と労力の削減に大きな効果がある。
タ配置方法によれば、面積を縮小するための３つの個別
の処理と、その処理を実施した時の面積の見積りに基づ
き最良のレイアウトを選択する処理を用いることによ
り、高集積なレイアウトを生成するトランジスタ配置が
短時間で自動で得られるという利点がある。さらに、マ
クロセルを構成するリーフセルレイアウトにおいてデッ
トスペースを削減できるので、高集積度が実現でき、設
計時間と労力の削減に大きな効果がある。
【図１】本発明で対象にしているレイアウト方式を示す
図である。
図である。
【図２】本発明の処理の概念図である。
【図３】本発明の実施例１におけるパタン図である。
【図４】本発明の実施例２におけるパタン図である。
【図５】従来のレイアウト方式によるパタン図である。
【図６】一般的なゲートマトリックス方式レイアウトの
一例を示す図である。
一例を示す図である。
【図７】従来の自動レイアウトで対象とするレイアウト
方式を示す図である。
方式を示す図である。
１１ Ｐチャネルトランジスタ １２ Ｎチャネルトランジスタ １３ ゲート １４ 拡散領域 １５ 電源（ＶDD）線 １６ グランド（ＧＮＤ）線 １７ ブロック １８ ブロック列
Claims (1)
- 【請求項１】 ＬＳＩのレイアウトにおける拡散領域内
トランジスタの配置法において、 トランジスタを分割することによりゲート幅を短縮する
処理と、拡散島を９０度回転する処理と、電源線，グラ
ンド線と拡散領域を重ねる処理とのいずれか１つ、およ
びこれらの処理を行った場合の予想面積を算出しその面
積が最小になる処理を選択して行うことを特徴とするト
ランジスタ配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22455192A JPH0653318A (ja) | 1992-08-03 | 1992-08-03 | トランジスタ配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22455192A JPH0653318A (ja) | 1992-08-03 | 1992-08-03 | トランジスタ配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653318A true JPH0653318A (ja) | 1994-02-25 |
Family
ID=16815562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22455192A Pending JPH0653318A (ja) | 1992-08-03 | 1992-08-03 | トランジスタ配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10112852A1 (de) * | 2001-03-16 | 2002-10-02 | Infineon Technologies Ag | Schaltungsanordnung für skalierbare Ausgangstreiber |
| US9145106B2 (en) | 2011-02-07 | 2015-09-29 | Kabushiki Kaisha Tokai-Rika-Denki-Seisakusho | Webbing winding device |
-
1992
- 1992-08-03 JP JP22455192A patent/JPH0653318A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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